source: PlatformSupport/CustomPeripherals/pcores/simple_spi_v1_00_a/hdl/vhdl/simple_spi.vhd

Last change on this file was 2445, checked in by murphpo, 10 years ago
File size: 18.8 KB
Line 
1------------------------------------------------------------------------------
2-- simple_spi.vhd - entity/architecture pair
3------------------------------------------------------------------------------
4-- IMPORTANT:
5-- DO NOT MODIFY THIS FILE EXCEPT IN THE DESIGNATED SECTIONS.
6--
7-- SEARCH FOR --USER TO DETERMINE WHERE CHANGES ARE ALLOWED.
8--
9-- TYPICALLY, THE ONLY ACCEPTABLE CHANGES INVOLVE ADDING NEW
10-- PORTS AND GENERICS THAT GET PASSED THROUGH TO THE INSTANTIATION
11-- OF THE USER_LOGIC ENTITY.
12------------------------------------------------------------------------------
13--
14-- ***************************************************************************
15-- ** Copyright (c) 1995-2012 Xilinx, Inc.  All rights reserved.            **
16-- **                                                                       **
17-- ** Xilinx, Inc.                                                          **
18-- ** XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS"         **
19-- ** AS A COURTESY TO YOU, SOLELY FOR USE IN DEVELOPING PROGRAMS AND       **
20-- ** SOLUTIONS FOR XILINX DEVICES.  BY PROVIDING THIS DESIGN, CODE,        **
21-- ** OR INFORMATION AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE,        **
22-- ** APPLICATION OR STANDARD, XILINX IS MAKING NO REPRESENTATION           **
23-- ** THAT THIS IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT,     **
24-- ** AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE      **
25-- ** FOR YOUR IMPLEMENTATION.  XILINX EXPRESSLY DISCLAIMS ANY              **
26-- ** WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE               **
27-- ** IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR        **
28-- ** REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF       **
29-- ** INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS       **
30-- ** FOR A PARTICULAR PURPOSE.                                             **
31-- **                                                                       **
32-- ***************************************************************************
33--
34------------------------------------------------------------------------------
35-- Filename:          simple_spi.vhd
36-- Version:           3.01.a
37-- Description:       Top level design, instantiates library components and user logic.
38-- Date:              Sat Feb 23 21:53:35 2013 (by Create and Import Peripheral Wizard)
39-- VHDL Standard:     VHDL'93
40------------------------------------------------------------------------------
41-- Naming Conventions:
42--   active low signals:                    "*_n"
43--   clock signals:                         "clk", "clk_div#", "clk_#x"
44--   reset signals:                         "rst", "rst_n"
45--   generics:                              "C_*"
46--   user defined types:                    "*_TYPE"
47--   state machine next state:              "*_ns"
48--   state machine current state:           "*_cs"
49--   combinatorial signals:                 "*_com"
50--   pipelined or register delay signals:   "*_d#"
51--   counter signals:                       "*cnt*"
52--   clock enable signals:                  "*_ce"
53--   internal version of output port:       "*_i"
54--   device pins:                           "*_pin"
55--   ports:                                 "- Names begin with Uppercase"
56--   processes:                             "*_PROCESS"
57--   component instantiations:              "<ENTITY_>I_<#|FUNC>"
58------------------------------------------------------------------------------
59
60library ieee;
61use ieee.std_logic_1164.all;
62use ieee.std_logic_arith.all;
63use ieee.std_logic_unsigned.all;
64
65library proc_common_v3_00_a;
66use proc_common_v3_00_a.proc_common_pkg.all;
67use proc_common_v3_00_a.ipif_pkg.all;
68
69library axi_lite_ipif_v1_01_a;
70use axi_lite_ipif_v1_01_a.axi_lite_ipif;
71
72------------------------------------------------------------------------------
73-- Entity section
74------------------------------------------------------------------------------
75-- Definition of Generics:
76--   C_S_AXI_DATA_WIDTH           -- AXI4LITE slave: Data width
77--   C_S_AXI_ADDR_WIDTH           -- AXI4LITE slave: Address Width
78--   C_S_AXI_MIN_SIZE             -- AXI4LITE slave: Min Size
79--   C_USE_WSTRB                  -- AXI4LITE slave: Write Strobe
80--   C_DPHASE_TIMEOUT             -- AXI4LITE slave: Data Phase Timeout
81--   C_BASEADDR                   -- AXI4LITE slave: base address
82--   C_HIGHADDR                   -- AXI4LITE slave: high address
83--   C_FAMILY                     -- FPGA Family
84--   C_NUM_REG                    -- Number of software accessible registers
85--   C_NUM_MEM                    -- Number of address-ranges
86--   C_SLV_AWIDTH                 -- Slave interface address bus width
87--   C_SLV_DWIDTH                 -- Slave interface data bus width
88--
89-- Definition of Ports:
90--   S_AXI_ACLK                   -- AXI4LITE slave: Clock
91--   S_AXI_ARESETN                -- AXI4LITE slave: Reset
92--   S_AXI_AWADDR                 -- AXI4LITE slave: Write address
93--   S_AXI_AWVALID                -- AXI4LITE slave: Write address valid
94--   S_AXI_WDATA                  -- AXI4LITE slave: Write data
95--   S_AXI_WSTRB                  -- AXI4LITE slave: Write strobe
96--   S_AXI_WVALID                 -- AXI4LITE slave: Write data valid
97--   S_AXI_BREADY                 -- AXI4LITE slave: Response ready
98--   S_AXI_ARADDR                 -- AXI4LITE slave: Read address
99--   S_AXI_ARVALID                -- AXI4LITE slave: Read address valid
100--   S_AXI_RREADY                 -- AXI4LITE slave: Read data ready
101--   S_AXI_ARREADY                -- AXI4LITE slave: read addres ready
102--   S_AXI_RDATA                  -- AXI4LITE slave: Read data
103--   S_AXI_RRESP                  -- AXI4LITE slave: Read data response
104--   S_AXI_RVALID                 -- AXI4LITE slave: Read data valid
105--   S_AXI_WREADY                 -- AXI4LITE slave: Write data ready
106--   S_AXI_BRESP                  -- AXI4LITE slave: Response
107--   S_AXI_BVALID                 -- AXI4LITE slave: Resonse valid
108--   S_AXI_AWREADY                -- AXI4LITE slave: Wrte address ready
109------------------------------------------------------------------------------
110
111entity simple_spi is
112  generic
113  (
114    -- ADD USER GENERICS BELOW THIS LINE ---------------
115    --USER generics added here
116    -- ADD USER GENERICS ABOVE THIS LINE ---------------
117
118    -- DO NOT EDIT BELOW THIS LINE ---------------------
119    -- Bus protocol parameters, do not add to or delete
120    C_S_AXI_DATA_WIDTH             : integer              := 32;
121    C_S_AXI_ADDR_WIDTH             : integer              := 32;
122    C_S_AXI_MIN_SIZE               : std_logic_vector     := X"000001FF";
123    C_USE_WSTRB                    : integer              := 0;
124    C_DPHASE_TIMEOUT               : integer              := 8;
125    C_BASEADDR                     : std_logic_vector     := X"FFFFFFFF";
126    C_HIGHADDR                     : std_logic_vector     := X"00000000";
127    C_FAMILY                       : string               := "virtex6";
128    C_NUM_REG                      : integer              := 1;
129    C_NUM_MEM                      : integer              := 1;
130    C_SLV_AWIDTH                   : integer              := 32;
131    C_SLV_DWIDTH                   : integer              := 32
132    -- DO NOT EDIT ABOVE THIS LINE ---------------------
133  );
134  port
135  (
136    -- ADD USER PORTS BELOW THIS LINE ------------------
137    spi_sclk : out std_logic;
138    spi_mosi : out std_logic;
139    spi_miso : in std_logic;
140    spi_cs_n : out std_logic;
141    spi_enable_n : out std_logic;
142    cfg_req_n : out std_logic;
143    cfg_sel : out std_logic_vector(2 downto 0);
144    -- ADD USER PORTS ABOVE THIS LINE ------------------
145
146    -- DO NOT EDIT BELOW THIS LINE ---------------------
147    -- Bus protocol ports, do not add to or delete
148    S_AXI_ACLK                     : in  std_logic;
149    S_AXI_ARESETN                  : in  std_logic;
150    S_AXI_AWADDR                   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
151    S_AXI_AWVALID                  : in  std_logic;
152    S_AXI_WDATA                    : in  std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
153    S_AXI_WSTRB                    : in  std_logic_vector((C_S_AXI_DATA_WIDTH/8)-1 downto 0);
154    S_AXI_WVALID                   : in  std_logic;
155    S_AXI_BREADY                   : in  std_logic;
156    S_AXI_ARADDR                   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
157    S_AXI_ARVALID                  : in  std_logic;
158    S_AXI_RREADY                   : in  std_logic;
159    S_AXI_ARREADY                  : out std_logic;
160    S_AXI_RDATA                    : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
161    S_AXI_RRESP                    : out std_logic_vector(1 downto 0);
162    S_AXI_RVALID                   : out std_logic;
163    S_AXI_WREADY                   : out std_logic;
164    S_AXI_BRESP                    : out std_logic_vector(1 downto 0);
165    S_AXI_BVALID                   : out std_logic;
166    S_AXI_AWREADY                  : out std_logic
167    -- DO NOT EDIT ABOVE THIS LINE ---------------------
168  );
169
170  attribute MAX_FANOUT : string;
171  attribute SIGIS : string;
172  attribute MAX_FANOUT of S_AXI_ACLK       : signal is "10000";
173  attribute MAX_FANOUT of S_AXI_ARESETN       : signal is "10000";
174  attribute SIGIS of S_AXI_ACLK       : signal is "Clk";
175  attribute SIGIS of S_AXI_ARESETN       : signal is "Rst";
176end entity simple_spi;
177
178------------------------------------------------------------------------------
179-- Architecture section
180------------------------------------------------------------------------------
181
182architecture IMP of simple_spi is
183
184  constant USER_SLV_DWIDTH                : integer              := C_S_AXI_DATA_WIDTH;
185
186  constant IPIF_SLV_DWIDTH                : integer              := C_S_AXI_DATA_WIDTH;
187
188  constant ZERO_ADDR_PAD                  : std_logic_vector(0 to 31) := (others => '0');
189  constant USER_SLV_BASEADDR              : std_logic_vector     := C_BASEADDR;
190  constant USER_SLV_HIGHADDR              : std_logic_vector     := C_HIGHADDR;
191
192  constant IPIF_ARD_ADDR_RANGE_ARRAY      : SLV64_ARRAY_TYPE     := 
193    (
194      ZERO_ADDR_PAD & USER_SLV_BASEADDR,  -- user logic slave space base address
195      ZERO_ADDR_PAD & USER_SLV_HIGHADDR   -- user logic slave space high address
196    );
197
198  constant USER_SLV_NUM_REG               : integer              := 8;
199  constant USER_NUM_REG                   : integer              := USER_SLV_NUM_REG;
200  constant TOTAL_IPIF_CE                  : integer              := USER_NUM_REG;
201
202  constant IPIF_ARD_NUM_CE_ARRAY          : INTEGER_ARRAY_TYPE   := 
203    (
204      0  => (USER_SLV_NUM_REG)            -- number of ce for user logic slave space
205    );
206
207  ------------------------------------------
208  -- Index for CS/CE
209  ------------------------------------------
210  constant USER_SLV_CS_INDEX              : integer              := 0;
211  constant USER_SLV_CE_INDEX              : integer              := calc_start_ce_index(IPIF_ARD_NUM_CE_ARRAY, USER_SLV_CS_INDEX);
212
213  constant USER_CE_INDEX                  : integer              := USER_SLV_CE_INDEX;
214
215  ------------------------------------------
216  -- IP Interconnect (IPIC) signal declarations
217  ------------------------------------------
218  signal ipif_Bus2IP_Clk                : std_logic;
219  signal ipif_Bus2IP_Resetn             : std_logic;
220  signal ipif_Bus2IP_Addr               : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
221  signal ipif_Bus2IP_RNW                : std_logic;
222  signal ipif_Bus2IP_BE                 : std_logic_vector(IPIF_SLV_DWIDTH/8-1 downto 0);
223  signal ipif_Bus2IP_CS                 : std_logic_vector((IPIF_ARD_ADDR_RANGE_ARRAY'LENGTH)/2-1 downto 0);
224  signal ipif_Bus2IP_RdCE               : std_logic_vector(calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1 downto 0);
225  signal ipif_Bus2IP_WrCE               : std_logic_vector(calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1 downto 0);
226  signal ipif_Bus2IP_Data               : std_logic_vector(IPIF_SLV_DWIDTH-1 downto 0);
227  signal ipif_IP2Bus_WrAck              : std_logic;
228  signal ipif_IP2Bus_RdAck              : std_logic;
229  signal ipif_IP2Bus_Error              : std_logic;
230  signal ipif_IP2Bus_Data               : std_logic_vector(IPIF_SLV_DWIDTH-1 downto 0);
231  signal user_Bus2IP_RdCE               : std_logic_vector(USER_NUM_REG-1 downto 0);
232  signal user_Bus2IP_WrCE               : std_logic_vector(USER_NUM_REG-1 downto 0);
233  signal user_IP2Bus_Data               : std_logic_vector(USER_SLV_DWIDTH-1 downto 0);
234  signal user_IP2Bus_RdAck              : std_logic;
235  signal user_IP2Bus_WrAck              : std_logic;
236  signal user_IP2Bus_Error              : std_logic;
237
238  ------------------------------------------
239  -- Component declaration for verilog user logic
240  ------------------------------------------
241  component user_logic is
242    generic
243    (
244      -- ADD USER GENERICS BELOW THIS LINE ---------------
245      --USER generics added here
246      -- ADD USER GENERICS ABOVE THIS LINE ---------------
247
248      -- DO NOT EDIT BELOW THIS LINE ---------------------
249      -- Bus protocol parameters, do not add to or delete
250      C_NUM_REG                      : integer              := 8;
251      C_SLV_DWIDTH                   : integer              := 32
252      -- DO NOT EDIT ABOVE THIS LINE ---------------------
253    );
254    port
255    (
256      -- ADD USER PORTS BELOW THIS LINE ------------------
257    spi_sclk : out std_logic;
258    spi_mosi : out std_logic;
259    spi_miso : in std_logic;
260    spi_cs_n : out std_logic;
261    spi_enable_n : out std_logic;
262    cfg_req_n : out std_logic;
263    cfg_sel : out std_logic_vector(2 downto 0);
264      -- ADD USER PORTS ABOVE THIS LINE ------------------
265
266      -- DO NOT EDIT BELOW THIS LINE ---------------------
267      -- Bus protocol ports, do not add to or delete
268      Bus2IP_Clk                     : in  std_logic;
269      Bus2IP_Resetn                  : in  std_logic;
270      Bus2IP_Data                    : in  std_logic_vector(C_SLV_DWIDTH-1 downto 0);
271      Bus2IP_BE                      : in  std_logic_vector(C_SLV_DWIDTH/8-1 downto 0);
272      Bus2IP_RdCE                    : in  std_logic_vector(C_NUM_REG-1 downto 0);
273      Bus2IP_WrCE                    : in  std_logic_vector(C_NUM_REG-1 downto 0);
274      IP2Bus_Data                    : out std_logic_vector(C_SLV_DWIDTH-1 downto 0);
275      IP2Bus_RdAck                   : out std_logic;
276      IP2Bus_WrAck                   : out std_logic;
277      IP2Bus_Error                   : out std_logic
278      -- DO NOT EDIT ABOVE THIS LINE ---------------------
279    );
280  end component user_logic;
281
282begin
283
284  ------------------------------------------
285  -- instantiate axi_lite_ipif
286  ------------------------------------------
287  AXI_LITE_IPIF_I : entity axi_lite_ipif_v1_01_a.axi_lite_ipif
288    generic map
289    (
290      C_S_AXI_DATA_WIDTH             => IPIF_SLV_DWIDTH,
291      C_S_AXI_ADDR_WIDTH             => C_S_AXI_ADDR_WIDTH,
292      C_S_AXI_MIN_SIZE               => C_S_AXI_MIN_SIZE,
293      C_USE_WSTRB                    => C_USE_WSTRB,
294      C_DPHASE_TIMEOUT               => C_DPHASE_TIMEOUT,
295      C_ARD_ADDR_RANGE_ARRAY         => IPIF_ARD_ADDR_RANGE_ARRAY,
296      C_ARD_NUM_CE_ARRAY             => IPIF_ARD_NUM_CE_ARRAY,
297      C_FAMILY                       => C_FAMILY
298    )
299    port map
300    (
301      S_AXI_ACLK                     => S_AXI_ACLK,
302      S_AXI_ARESETN                  => S_AXI_ARESETN,
303      S_AXI_AWADDR                   => S_AXI_AWADDR,
304      S_AXI_AWVALID                  => S_AXI_AWVALID,
305      S_AXI_WDATA                    => S_AXI_WDATA,
306      S_AXI_WSTRB                    => S_AXI_WSTRB,
307      S_AXI_WVALID                   => S_AXI_WVALID,
308      S_AXI_BREADY                   => S_AXI_BREADY,
309      S_AXI_ARADDR                   => S_AXI_ARADDR,
310      S_AXI_ARVALID                  => S_AXI_ARVALID,
311      S_AXI_RREADY                   => S_AXI_RREADY,
312      S_AXI_ARREADY                  => S_AXI_ARREADY,
313      S_AXI_RDATA                    => S_AXI_RDATA,
314      S_AXI_RRESP                    => S_AXI_RRESP,
315      S_AXI_RVALID                   => S_AXI_RVALID,
316      S_AXI_WREADY                   => S_AXI_WREADY,
317      S_AXI_BRESP                    => S_AXI_BRESP,
318      S_AXI_BVALID                   => S_AXI_BVALID,
319      S_AXI_AWREADY                  => S_AXI_AWREADY,
320      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
321      Bus2IP_Resetn                  => ipif_Bus2IP_Resetn,
322      Bus2IP_Addr                    => ipif_Bus2IP_Addr,
323      Bus2IP_RNW                     => ipif_Bus2IP_RNW,
324      Bus2IP_BE                      => ipif_Bus2IP_BE,
325      Bus2IP_CS                      => ipif_Bus2IP_CS,
326      Bus2IP_RdCE                    => ipif_Bus2IP_RdCE,
327      Bus2IP_WrCE                    => ipif_Bus2IP_WrCE,
328      Bus2IP_Data                    => ipif_Bus2IP_Data,
329      IP2Bus_WrAck                   => ipif_IP2Bus_WrAck,
330      IP2Bus_RdAck                   => ipif_IP2Bus_RdAck,
331      IP2Bus_Error                   => ipif_IP2Bus_Error,
332      IP2Bus_Data                    => ipif_IP2Bus_Data
333    );
334
335  ------------------------------------------
336  -- instantiate User Logic
337  ------------------------------------------
338  USER_LOGIC_I : component user_logic
339    generic map
340    (
341      -- MAP USER GENERICS BELOW THIS LINE ---------------
342      --USER generics mapped here
343      -- MAP USER GENERICS ABOVE THIS LINE ---------------
344
345      C_NUM_REG                      => USER_NUM_REG,
346      C_SLV_DWIDTH                   => USER_SLV_DWIDTH
347    )
348    port map
349    (
350      -- MAP USER PORTS BELOW THIS LINE ------------------
351    spi_sclk => spi_sclk,
352    spi_mosi => spi_mosi,
353    spi_miso => spi_miso,
354    spi_cs_n => spi_cs_n,
355    spi_enable_n => spi_enable_n,
356    cfg_req_n => cfg_req_n,
357    cfg_sel => cfg_sel,
358    -- MAP USER PORTS ABOVE THIS LINE ------------------
359
360      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
361      Bus2IP_Resetn                  => ipif_Bus2IP_Resetn,
362      Bus2IP_Data                    => ipif_Bus2IP_Data,
363      Bus2IP_BE                      => ipif_Bus2IP_BE,
364      Bus2IP_RdCE                    => user_Bus2IP_RdCE,
365      Bus2IP_WrCE                    => user_Bus2IP_WrCE,
366      IP2Bus_Data                    => user_IP2Bus_Data,
367      IP2Bus_RdAck                   => user_IP2Bus_RdAck,
368      IP2Bus_WrAck                   => user_IP2Bus_WrAck,
369      IP2Bus_Error                   => user_IP2Bus_Error
370    );
371
372  ------------------------------------------
373  -- connect internal signals
374  ------------------------------------------
375  ipif_IP2Bus_Data <= user_IP2Bus_Data;
376  ipif_IP2Bus_WrAck <= user_IP2Bus_WrAck;
377  ipif_IP2Bus_RdAck <= user_IP2Bus_RdAck;
378  ipif_IP2Bus_Error <= user_IP2Bus_Error;
379
380  user_Bus2IP_RdCE <= ipif_Bus2IP_RdCE(USER_NUM_REG-1 downto 0);
381  user_Bus2IP_WrCE <= ipif_Bus2IP_WrCE(USER_NUM_REG-1 downto 0);
382
383end IMP;
Note: See TracBrowser for help on using the repository browser.