source: PlatformSupport/CustomPeripherals/pcores/w3_ad_controller_axi_v3_01_a/hdl/vhdl/w3_ad_controller_axi.vhd

Last change on this file was 1927, checked in by murphpo, 11 years ago

AXI versions of WARP v3 support cores
File size: 19.9 KB
Line 
1------------------------------------------------------------------------------
2-- w3_ad_controller_axi.vhd - entity/architecture pair
3------------------------------------------------------------------------------
4-- IMPORTANT:
5-- DO NOT MODIFY THIS FILE EXCEPT IN THE DESIGNATED SECTIONS.
6--
7-- SEARCH FOR --USER TO DETERMINE WHERE CHANGES ARE ALLOWED.
8--
9-- TYPICALLY, THE ONLY ACCEPTABLE CHANGES INVOLVE ADDING NEW
10-- PORTS AND GENERICS THAT GET PASSED THROUGH TO THE INSTANTIATION
11-- OF THE USER_LOGIC ENTITY.
12------------------------------------------------------------------------------
13--
14-- ***************************************************************************
15-- ** Copyright (c) 1995-2012 Xilinx, Inc.  All rights reserved.            **
16-- **                                                                       **
17-- ** Xilinx, Inc.                                                          **
18-- ** XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS"         **
19-- ** AS A COURTESY TO YOU, SOLELY FOR USE IN DEVELOPING PROGRAMS AND       **
20-- ** SOLUTIONS FOR XILINX DEVICES.  BY PROVIDING THIS DESIGN, CODE,        **
21-- ** OR INFORMATION AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE,        **
22-- ** APPLICATION OR STANDARD, XILINX IS MAKING NO REPRESENTATION           **
23-- ** THAT THIS IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT,     **
24-- ** AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE      **
25-- ** FOR YOUR IMPLEMENTATION.  XILINX EXPRESSLY DISCLAIMS ANY              **
26-- ** WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE               **
27-- ** IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR        **
28-- ** REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF       **
29-- ** INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS       **
30-- ** FOR A PARTICULAR PURPOSE.                                             **
31-- **                                                                       **
32-- ***************************************************************************
33--
34------------------------------------------------------------------------------
35-- Filename:          w3_ad_controller_axi.vhd
36-- Version:           3.01.a
37-- Description:       Top level design, instantiates library components and user logic.
38-- Date:              Tue Feb 26 12:57:13 2013 (by Create and Import Peripheral Wizard)
39-- VHDL Standard:     VHDL'93
40------------------------------------------------------------------------------
41-- Naming Conventions:
42--   active low signals:                    "*_n"
43--   clock signals:                         "clk", "clk_div#", "clk_#x"
44--   reset signals:                         "rst", "rst_n"
45--   generics:                              "C_*"
46--   user defined types:                    "*_TYPE"
47--   state machine next state:              "*_ns"
48--   state machine current state:           "*_cs"
49--   combinatorial signals:                 "*_com"
50--   pipelined or register delay signals:   "*_d#"
51--   counter signals:                       "*cnt*"
52--   clock enable signals:                  "*_ce"
53--   internal version of output port:       "*_i"
54--   device pins:                           "*_pin"
55--   ports:                                 "- Names begin with Uppercase"
56--   processes:                             "*_PROCESS"
57--   component instantiations:              "<ENTITY_>I_<#|FUNC>"
58------------------------------------------------------------------------------
59
60library ieee;
61use ieee.std_logic_1164.all;
62use ieee.std_logic_arith.all;
63use ieee.std_logic_unsigned.all;
64
65library proc_common_v3_00_a;
66use proc_common_v3_00_a.proc_common_pkg.all;
67use proc_common_v3_00_a.ipif_pkg.all;
68
69library axi_lite_ipif_v1_01_a;
70use axi_lite_ipif_v1_01_a.axi_lite_ipif;
71
72------------------------------------------------------------------------------
73-- Entity section
74------------------------------------------------------------------------------
75-- Definition of Generics:
76--   C_S_AXI_DATA_WIDTH           -- AXI4LITE slave: Data width
77--   C_S_AXI_ADDR_WIDTH           -- AXI4LITE slave: Address Width
78--   C_S_AXI_MIN_SIZE             -- AXI4LITE slave: Min Size
79--   C_USE_WSTRB                  -- AXI4LITE slave: Write Strobe
80--   C_DPHASE_TIMEOUT             -- AXI4LITE slave: Data Phase Timeout
81--   C_BASEADDR                   -- AXI4LITE slave: base address
82--   C_HIGHADDR                   -- AXI4LITE slave: high address
83--   C_FAMILY                     -- FPGA Family
84--   C_NUM_REG                    -- Number of software accessible registers
85--   C_NUM_MEM                    -- Number of address-ranges
86--   C_SLV_AWIDTH                 -- Slave interface address bus width
87--   C_SLV_DWIDTH                 -- Slave interface data bus width
88--
89-- Definition of Ports:
90--   S_AXI_ACLK                   -- AXI4LITE slave: Clock
91--   S_AXI_ARESETN                -- AXI4LITE slave: Reset
92--   S_AXI_AWADDR                 -- AXI4LITE slave: Write address
93--   S_AXI_AWVALID                -- AXI4LITE slave: Write address valid
94--   S_AXI_WDATA                  -- AXI4LITE slave: Write data
95--   S_AXI_WSTRB                  -- AXI4LITE slave: Write strobe
96--   S_AXI_WVALID                 -- AXI4LITE slave: Write data valid
97--   S_AXI_BREADY                 -- AXI4LITE slave: Response ready
98--   S_AXI_ARADDR                 -- AXI4LITE slave: Read address
99--   S_AXI_ARVALID                -- AXI4LITE slave: Read address valid
100--   S_AXI_RREADY                 -- AXI4LITE slave: Read data ready
101--   S_AXI_ARREADY                -- AXI4LITE slave: read addres ready
102--   S_AXI_RDATA                  -- AXI4LITE slave: Read data
103--   S_AXI_RRESP                  -- AXI4LITE slave: Read data response
104--   S_AXI_RVALID                 -- AXI4LITE slave: Read data valid
105--   S_AXI_WREADY                 -- AXI4LITE slave: Write data ready
106--   S_AXI_BRESP                  -- AXI4LITE slave: Response
107--   S_AXI_BVALID                 -- AXI4LITE slave: Resonse valid
108--   S_AXI_AWREADY                -- AXI4LITE slave: Wrte address ready
109------------------------------------------------------------------------------
110
111entity w3_ad_controller_axi is
112  generic
113  (
114    -- ADD USER GENERICS BELOW THIS LINE ---------------
115    --USER generics added here
116    -- ADD USER GENERICS ABOVE THIS LINE ---------------
117
118    -- DO NOT EDIT BELOW THIS LINE ---------------------
119    -- Bus protocol parameters, do not add to or delete
120    C_S_AXI_DATA_WIDTH             : integer              := 32;
121    C_S_AXI_ADDR_WIDTH             : integer              := 32;
122    C_S_AXI_MIN_SIZE               : std_logic_vector     := X"000001FF";
123    C_USE_WSTRB                    : integer              := 0;
124    C_DPHASE_TIMEOUT               : integer              := 8;
125    C_BASEADDR                     : std_logic_vector     := X"FFFFFFFF";
126    C_HIGHADDR                     : std_logic_vector     := X"00000000";
127    C_FAMILY                       : string               := "virtex6";
128    C_NUM_REG                      : integer              := 1;
129    C_NUM_MEM                      : integer              := 1;
130    C_SLV_AWIDTH                   : integer              := 32;
131    C_SLV_DWIDTH                   : integer              := 32
132    -- DO NOT EDIT ABOVE THIS LINE ---------------------
133  );
134  port
135  (
136    -- ADD USER PORTS BELOW THIS LINE ------------------
137    RFA_AD_spi_sclk : out std_logic;
138    RFA_AD_spi_cs_n : out std_logic;
139    RFA_AD_spi_sdio : inout std_logic;
140    RFA_AD_reset_n : out std_logic;
141
142    RFB_AD_spi_sclk : out std_logic;
143    RFB_AD_spi_cs_n : out std_logic;
144    RFB_AD_spi_sdio : inout std_logic;
145    RFB_AD_reset_n : out std_logic;
146
147    RFC_AD_spi_sclk : out std_logic;
148    RFC_AD_spi_cs_n : out std_logic;
149    RFC_AD_spi_sdio : inout std_logic;
150    RFC_AD_reset_n : out std_logic;
151
152    RFD_AD_spi_sclk : out std_logic;
153    RFD_AD_spi_cs_n : out std_logic;
154    RFD_AD_spi_sdio : inout std_logic;
155    RFD_AD_reset_n : out std_logic;
156    -- ADD USER PORTS ABOVE THIS LINE ------------------
157
158    -- DO NOT EDIT BELOW THIS LINE ---------------------
159    -- Bus protocol ports, do not add to or delete
160    S_AXI_ACLK                     : in  std_logic;
161    S_AXI_ARESETN                  : in  std_logic;
162    S_AXI_AWADDR                   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
163    S_AXI_AWVALID                  : in  std_logic;
164    S_AXI_WDATA                    : in  std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
165    S_AXI_WSTRB                    : in  std_logic_vector((C_S_AXI_DATA_WIDTH/8)-1 downto 0);
166    S_AXI_WVALID                   : in  std_logic;
167    S_AXI_BREADY                   : in  std_logic;
168    S_AXI_ARADDR                   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
169    S_AXI_ARVALID                  : in  std_logic;
170    S_AXI_RREADY                   : in  std_logic;
171    S_AXI_ARREADY                  : out std_logic;
172    S_AXI_RDATA                    : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
173    S_AXI_RRESP                    : out std_logic_vector(1 downto 0);
174    S_AXI_RVALID                   : out std_logic;
175    S_AXI_WREADY                   : out std_logic;
176    S_AXI_BRESP                    : out std_logic_vector(1 downto 0);
177    S_AXI_BVALID                   : out std_logic;
178    S_AXI_AWREADY                  : out std_logic
179    -- DO NOT EDIT ABOVE THIS LINE ---------------------
180  );
181
182  attribute MAX_FANOUT : string;
183  attribute SIGIS : string;
184  attribute MAX_FANOUT of S_AXI_ACLK       : signal is "10000";
185  attribute MAX_FANOUT of S_AXI_ARESETN       : signal is "10000";
186  attribute SIGIS of S_AXI_ACLK       : signal is "Clk";
187  attribute SIGIS of S_AXI_ARESETN       : signal is "Rst";
188end entity w3_ad_controller_axi;
189
190------------------------------------------------------------------------------
191-- Architecture section
192------------------------------------------------------------------------------
193
194architecture IMP of w3_ad_controller_axi is
195
196  constant USER_SLV_DWIDTH                : integer              := C_S_AXI_DATA_WIDTH;
197
198  constant IPIF_SLV_DWIDTH                : integer              := C_S_AXI_DATA_WIDTH;
199
200  constant ZERO_ADDR_PAD                  : std_logic_vector(0 to 31) := (others => '0');
201  constant USER_SLV_BASEADDR              : std_logic_vector     := C_BASEADDR;
202  constant USER_SLV_HIGHADDR              : std_logic_vector     := C_HIGHADDR;
203
204  constant IPIF_ARD_ADDR_RANGE_ARRAY      : SLV64_ARRAY_TYPE     := 
205    (
206      ZERO_ADDR_PAD & USER_SLV_BASEADDR,  -- user logic slave space base address
207      ZERO_ADDR_PAD & USER_SLV_HIGHADDR   -- user logic slave space high address
208    );
209
210  constant USER_SLV_NUM_REG               : integer              := 16;
211  constant USER_NUM_REG                   : integer              := USER_SLV_NUM_REG;
212  constant TOTAL_IPIF_CE                  : integer              := USER_NUM_REG;
213
214  constant IPIF_ARD_NUM_CE_ARRAY          : INTEGER_ARRAY_TYPE   := 
215    (
216      0  => (USER_SLV_NUM_REG)            -- number of ce for user logic slave space
217    );
218
219  ------------------------------------------
220  -- Index for CS/CE
221  ------------------------------------------
222  constant USER_SLV_CS_INDEX              : integer              := 0;
223  constant USER_SLV_CE_INDEX              : integer              := calc_start_ce_index(IPIF_ARD_NUM_CE_ARRAY, USER_SLV_CS_INDEX);
224
225  constant USER_CE_INDEX                  : integer              := USER_SLV_CE_INDEX;
226
227  ------------------------------------------
228  -- IP Interconnect (IPIC) signal declarations
229  ------------------------------------------
230  signal ipif_Bus2IP_Clk                : std_logic;
231  signal ipif_Bus2IP_Resetn             : std_logic;
232  signal ipif_Bus2IP_Addr               : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
233  signal ipif_Bus2IP_RNW                : std_logic;
234  signal ipif_Bus2IP_BE                 : std_logic_vector(IPIF_SLV_DWIDTH/8-1 downto 0);
235  signal ipif_Bus2IP_CS                 : std_logic_vector((IPIF_ARD_ADDR_RANGE_ARRAY'LENGTH)/2-1 downto 0);
236  signal ipif_Bus2IP_RdCE               : std_logic_vector(calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1 downto 0);
237  signal ipif_Bus2IP_WrCE               : std_logic_vector(calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1 downto 0);
238  signal ipif_Bus2IP_Data               : std_logic_vector(IPIF_SLV_DWIDTH-1 downto 0);
239  signal ipif_IP2Bus_WrAck              : std_logic;
240  signal ipif_IP2Bus_RdAck              : std_logic;
241  signal ipif_IP2Bus_Error              : std_logic;
242  signal ipif_IP2Bus_Data               : std_logic_vector(IPIF_SLV_DWIDTH-1 downto 0);
243  signal user_Bus2IP_RdCE               : std_logic_vector(USER_NUM_REG-1 downto 0);
244  signal user_Bus2IP_WrCE               : std_logic_vector(USER_NUM_REG-1 downto 0);
245  signal user_IP2Bus_Data               : std_logic_vector(USER_SLV_DWIDTH-1 downto 0);
246  signal user_IP2Bus_RdAck              : std_logic;
247  signal user_IP2Bus_WrAck              : std_logic;
248  signal user_IP2Bus_Error              : std_logic;
249
250  ------------------------------------------
251  -- Component declaration for verilog user logic
252  ------------------------------------------
253  component user_logic is
254    generic
255    (
256      -- ADD USER GENERICS BELOW THIS LINE ---------------
257      --USER generics added here
258      -- ADD USER GENERICS ABOVE THIS LINE ---------------
259
260      -- DO NOT EDIT BELOW THIS LINE ---------------------
261      -- Bus protocol parameters, do not add to or delete
262      C_NUM_REG                      : integer              := 16;
263      C_SLV_DWIDTH                   : integer              := 32
264      -- DO NOT EDIT ABOVE THIS LINE ---------------------
265    );
266    port
267    (
268      -- ADD USER PORTS BELOW THIS LINE ------------------
269    RFA_AD_spi_sclk : out std_logic;
270    RFA_AD_spi_cs_n : out std_logic;
271    RFA_AD_spi_sdio : inout std_logic;
272    RFA_AD_reset_n : out std_logic;
273
274    RFB_AD_spi_sclk : out std_logic;
275    RFB_AD_spi_cs_n : out std_logic;
276    RFB_AD_spi_sdio : inout std_logic;
277    RFB_AD_reset_n : out std_logic;
278
279    RFC_AD_spi_sclk : out std_logic;
280    RFC_AD_spi_cs_n : out std_logic;
281    RFC_AD_spi_sdio : inout std_logic;
282    RFC_AD_reset_n : out std_logic;
283   
284    RFD_AD_spi_sclk : out std_logic;
285    RFD_AD_spi_cs_n : out std_logic;
286    RFD_AD_spi_sdio : inout std_logic;
287    RFD_AD_reset_n : out std_logic;
288
289      -- ADD USER PORTS ABOVE THIS LINE ------------------
290
291      -- DO NOT EDIT BELOW THIS LINE ---------------------
292      -- Bus protocol ports, do not add to or delete
293      Bus2IP_Clk                     : in  std_logic;
294      Bus2IP_Resetn                  : in  std_logic;
295      Bus2IP_Data                    : in  std_logic_vector(C_SLV_DWIDTH-1 downto 0);
296      Bus2IP_BE                      : in  std_logic_vector(C_SLV_DWIDTH/8-1 downto 0);
297      Bus2IP_RdCE                    : in  std_logic_vector(C_NUM_REG-1 downto 0);
298      Bus2IP_WrCE                    : in  std_logic_vector(C_NUM_REG-1 downto 0);
299      IP2Bus_Data                    : out std_logic_vector(C_SLV_DWIDTH-1 downto 0);
300      IP2Bus_RdAck                   : out std_logic;
301      IP2Bus_WrAck                   : out std_logic;
302      IP2Bus_Error                   : out std_logic
303      -- DO NOT EDIT ABOVE THIS LINE ---------------------
304    );
305  end component user_logic;
306
307begin
308
309  ------------------------------------------
310  -- instantiate axi_lite_ipif
311  ------------------------------------------
312  AXI_LITE_IPIF_I : entity axi_lite_ipif_v1_01_a.axi_lite_ipif
313    generic map
314    (
315      C_S_AXI_DATA_WIDTH             => IPIF_SLV_DWIDTH,
316      C_S_AXI_ADDR_WIDTH             => C_S_AXI_ADDR_WIDTH,
317      C_S_AXI_MIN_SIZE               => C_S_AXI_MIN_SIZE,
318      C_USE_WSTRB                    => C_USE_WSTRB,
319      C_DPHASE_TIMEOUT               => C_DPHASE_TIMEOUT,
320      C_ARD_ADDR_RANGE_ARRAY         => IPIF_ARD_ADDR_RANGE_ARRAY,
321      C_ARD_NUM_CE_ARRAY             => IPIF_ARD_NUM_CE_ARRAY,
322      C_FAMILY                       => C_FAMILY
323    )
324    port map
325    (
326      S_AXI_ACLK                     => S_AXI_ACLK,
327      S_AXI_ARESETN                  => S_AXI_ARESETN,
328      S_AXI_AWADDR                   => S_AXI_AWADDR,
329      S_AXI_AWVALID                  => S_AXI_AWVALID,
330      S_AXI_WDATA                    => S_AXI_WDATA,
331      S_AXI_WSTRB                    => S_AXI_WSTRB,
332      S_AXI_WVALID                   => S_AXI_WVALID,
333      S_AXI_BREADY                   => S_AXI_BREADY,
334      S_AXI_ARADDR                   => S_AXI_ARADDR,
335      S_AXI_ARVALID                  => S_AXI_ARVALID,
336      S_AXI_RREADY                   => S_AXI_RREADY,
337      S_AXI_ARREADY                  => S_AXI_ARREADY,
338      S_AXI_RDATA                    => S_AXI_RDATA,
339      S_AXI_RRESP                    => S_AXI_RRESP,
340      S_AXI_RVALID                   => S_AXI_RVALID,
341      S_AXI_WREADY                   => S_AXI_WREADY,
342      S_AXI_BRESP                    => S_AXI_BRESP,
343      S_AXI_BVALID                   => S_AXI_BVALID,
344      S_AXI_AWREADY                  => S_AXI_AWREADY,
345      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
346      Bus2IP_Resetn                  => ipif_Bus2IP_Resetn,
347      Bus2IP_Addr                    => ipif_Bus2IP_Addr,
348      Bus2IP_RNW                     => ipif_Bus2IP_RNW,
349      Bus2IP_BE                      => ipif_Bus2IP_BE,
350      Bus2IP_CS                      => ipif_Bus2IP_CS,
351      Bus2IP_RdCE                    => ipif_Bus2IP_RdCE,
352      Bus2IP_WrCE                    => ipif_Bus2IP_WrCE,
353      Bus2IP_Data                    => ipif_Bus2IP_Data,
354      IP2Bus_WrAck                   => ipif_IP2Bus_WrAck,
355      IP2Bus_RdAck                   => ipif_IP2Bus_RdAck,
356      IP2Bus_Error                   => ipif_IP2Bus_Error,
357      IP2Bus_Data                    => ipif_IP2Bus_Data
358    );
359
360  ------------------------------------------
361  -- instantiate User Logic
362  ------------------------------------------
363  USER_LOGIC_I : component user_logic
364    generic map
365    (
366      -- MAP USER GENERICS BELOW THIS LINE ---------------
367      --USER generics mapped here
368      -- MAP USER GENERICS ABOVE THIS LINE ---------------
369
370      C_NUM_REG                      => USER_NUM_REG,
371      C_SLV_DWIDTH                   => USER_SLV_DWIDTH
372    )
373    port map
374    (
375      -- MAP USER PORTS BELOW THIS LINE ------------------
376    RFA_AD_spi_sclk => RFA_AD_spi_sclk,
377    RFA_AD_spi_cs_n => RFA_AD_spi_cs_n,
378    RFA_AD_spi_sdio => RFA_AD_spi_sdio,
379    RFA_AD_reset_n => RFA_AD_reset_n,
380
381    RFB_AD_spi_sclk => RFB_AD_spi_sclk,
382    RFB_AD_spi_cs_n => RFB_AD_spi_cs_n,
383    RFB_AD_spi_sdio => RFB_AD_spi_sdio,
384    RFB_AD_reset_n => RFB_AD_reset_n,
385
386    RFC_AD_spi_sclk => RFC_AD_spi_sclk,
387    RFC_AD_spi_cs_n => RFC_AD_spi_cs_n,
388    RFC_AD_spi_sdio => RFC_AD_spi_sdio,
389    RFC_AD_reset_n => RFC_AD_reset_n,
390
391    RFD_AD_spi_sclk => RFD_AD_spi_sclk,
392    RFD_AD_spi_cs_n => RFD_AD_spi_cs_n,
393    RFD_AD_spi_sdio => RFD_AD_spi_sdio,
394    RFD_AD_reset_n => RFD_AD_reset_n,
395    -- MAP USER PORTS ABOVE THIS LINE ------------------
396
397      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
398      Bus2IP_Resetn                  => ipif_Bus2IP_Resetn,
399      Bus2IP_Data                    => ipif_Bus2IP_Data,
400      Bus2IP_BE                      => ipif_Bus2IP_BE,
401      Bus2IP_RdCE                    => user_Bus2IP_RdCE,
402      Bus2IP_WrCE                    => user_Bus2IP_WrCE,
403      IP2Bus_Data                    => user_IP2Bus_Data,
404      IP2Bus_RdAck                   => user_IP2Bus_RdAck,
405      IP2Bus_WrAck                   => user_IP2Bus_WrAck,
406      IP2Bus_Error                   => user_IP2Bus_Error
407    );
408
409  ------------------------------------------
410  -- connect internal signals
411  ------------------------------------------
412  ipif_IP2Bus_Data <= user_IP2Bus_Data;
413  ipif_IP2Bus_WrAck <= user_IP2Bus_WrAck;
414  ipif_IP2Bus_RdAck <= user_IP2Bus_RdAck;
415  ipif_IP2Bus_Error <= user_IP2Bus_Error;
416
417  user_Bus2IP_RdCE <= ipif_Bus2IP_RdCE(USER_NUM_REG-1 downto 0);
418  user_Bus2IP_WrCE <= ipif_Bus2IP_WrCE(USER_NUM_REG-1 downto 0);
419
420end IMP;
Note: See TracBrowser for help on using the repository browser.