source: PlatformSupport/CustomPeripherals/pcores/w3_clock_controller_axi_v4_00_a/hdl/vhdl/w3_clock_controller_axi.vhd

Last change on this file was 4296, checked in by murphpo, 9 years ago

First working version of eeprom-enabled cm-pll-supporting clock config core
File size: 21.7 KB
Line 
1------------------------------------------------------------------------------
2-- w3_clock_controller_axi.vhd - entity/architecture pair
3------------------------------------------------------------------------------
4-- IMPORTANT:
5-- DO NOT MODIFY THIS FILE EXCEPT IN THE DESIGNATED SECTIONS.
6--
7-- SEARCH FOR --USER TO DETERMINE WHERE CHANGES ARE ALLOWED.
8--
9-- TYPICALLY, THE ONLY ACCEPTABLE CHANGES INVOLVE ADDING NEW
10-- PORTS AND GENERICS THAT GET PASSED THROUGH TO THE INSTANTIATION
11-- OF THE USER_LOGIC ENTITY.
12------------------------------------------------------------------------------
13--
14-- ***************************************************************************
15-- ** Copyright (c) 1995-2012 Xilinx, Inc.  All rights reserved.            **
16-- **                                                                       **
17-- ** Xilinx, Inc.                                                          **
18-- ** XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS"         **
19-- ** AS A COURTESY TO YOU, SOLELY FOR USE IN DEVELOPING PROGRAMS AND       **
20-- ** SOLUTIONS FOR XILINX DEVICES.  BY PROVIDING THIS DESIGN, CODE,        **
21-- ** OR INFORMATION AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE,        **
22-- ** APPLICATION OR STANDARD, XILINX IS MAKING NO REPRESENTATION           **
23-- ** THAT THIS IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT,     **
24-- ** AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE      **
25-- ** FOR YOUR IMPLEMENTATION.  XILINX EXPRESSLY DISCLAIMS ANY              **
26-- ** WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE               **
27-- ** IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR        **
28-- ** REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF       **
29-- ** INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS       **
30-- ** FOR A PARTICULAR PURPOSE.                                             **
31-- **                                                                       **
32-- ***************************************************************************
33--
34------------------------------------------------------------------------------
35-- Filename:          w3_clock_controller_axi.vhd
36-- Version:           3.01.b
37-- Description:       Top level design, instantiates library components and user logic.
38-- Date:              Sat Feb 23 21:53:35 2013 (by Create and Import Peripheral Wizard)
39-- VHDL Standard:     VHDL'93
40------------------------------------------------------------------------------
41-- Naming Conventions:
42--   active low signals:                    "*_n"
43--   clock signals:                         "clk", "clk_div#", "clk_#x"
44--   reset signals:                         "rst", "rst_n"
45--   generics:                              "C_*"
46--   user defined types:                    "*_TYPE"
47--   state machine next state:              "*_ns"
48--   state machine current state:           "*_cs"
49--   combinatorial signals:                 "*_com"
50--   pipelined or register delay signals:   "*_d#"
51--   counter signals:                       "*cnt*"
52--   clock enable signals:                  "*_ce"
53--   internal version of output port:       "*_i"
54--   device pins:                           "*_pin"
55--   ports:                                 "- Names begin with Uppercase"
56--   processes:                             "*_PROCESS"
57--   component instantiations:              "<ENTITY_>I_<#|FUNC>"
58------------------------------------------------------------------------------
59
60library ieee;
61use ieee.std_logic_1164.all;
62use ieee.std_logic_arith.all;
63use ieee.std_logic_unsigned.all;
64
65library proc_common_v3_00_a;
66use proc_common_v3_00_a.proc_common_pkg.all;
67use proc_common_v3_00_a.ipif_pkg.all;
68
69library axi_lite_ipif_v1_01_a;
70use axi_lite_ipif_v1_01_a.axi_lite_ipif;
71
72------------------------------------------------------------------------------
73-- Entity section
74------------------------------------------------------------------------------
75-- Definition of Generics:
76--   C_S_AXI_DATA_WIDTH           -- AXI4LITE slave: Data width
77--   C_S_AXI_ADDR_WIDTH           -- AXI4LITE slave: Address Width
78--   C_S_AXI_MIN_SIZE             -- AXI4LITE slave: Min Size
79--   C_USE_WSTRB                  -- AXI4LITE slave: Write Strobe
80--   C_DPHASE_TIMEOUT             -- AXI4LITE slave: Data Phase Timeout
81--   C_BASEADDR                   -- AXI4LITE slave: base address
82--   C_HIGHADDR                   -- AXI4LITE slave: high address
83--   C_FAMILY                     -- FPGA Family
84--   C_NUM_REG                    -- Number of software accessible registers
85--   C_NUM_MEM                    -- Number of address-ranges
86--   C_SLV_AWIDTH                 -- Slave interface address bus width
87--   C_SLV_DWIDTH                 -- Slave interface data bus width
88--
89-- Definition of Ports:
90--   S_AXI_ACLK                   -- AXI4LITE slave: Clock
91--   S_AXI_ARESETN                -- AXI4LITE slave: Reset
92--   S_AXI_AWADDR                 -- AXI4LITE slave: Write address
93--   S_AXI_AWVALID                -- AXI4LITE slave: Write address valid
94--   S_AXI_WDATA                  -- AXI4LITE slave: Write data
95--   S_AXI_WSTRB                  -- AXI4LITE slave: Write strobe
96--   S_AXI_WVALID                 -- AXI4LITE slave: Write data valid
97--   S_AXI_BREADY                 -- AXI4LITE slave: Response ready
98--   S_AXI_ARADDR                 -- AXI4LITE slave: Read address
99--   S_AXI_ARVALID                -- AXI4LITE slave: Read address valid
100--   S_AXI_RREADY                 -- AXI4LITE slave: Read data ready
101--   S_AXI_ARREADY                -- AXI4LITE slave: read addres ready
102--   S_AXI_RDATA                  -- AXI4LITE slave: Read data
103--   S_AXI_RRESP                  -- AXI4LITE slave: Read data response
104--   S_AXI_RVALID                 -- AXI4LITE slave: Read data valid
105--   S_AXI_WREADY                 -- AXI4LITE slave: Write data ready
106--   S_AXI_BRESP                  -- AXI4LITE slave: Response
107--   S_AXI_BVALID                 -- AXI4LITE slave: Resonse valid
108--   S_AXI_AWREADY                -- AXI4LITE slave: Wrte address ready
109------------------------------------------------------------------------------
110
111entity w3_clock_controller_axi is
112  generic
113  (
114    -- ADD USER GENERICS BELOW THIS LINE ---------------
115    --USER generics added here
116    -- ADD USER GENERICS ABOVE THIS LINE ---------------
117
118    -- DO NOT EDIT BELOW THIS LINE ---------------------
119    -- Bus protocol parameters, do not add to or delete
120    C_S_AXI_DATA_WIDTH             : integer              := 32;
121    C_S_AXI_ADDR_WIDTH             : integer              := 32;
122    C_S_AXI_MIN_SIZE               : std_logic_vector     := X"000001FF";
123    C_USE_WSTRB                    : integer              := 0;
124    C_DPHASE_TIMEOUT               : integer              := 8;
125    C_BASEADDR                     : std_logic_vector     := X"FFFFFFFF";
126    C_HIGHADDR                     : std_logic_vector     := X"00000000";
127    C_FAMILY                       : string               := "virtex6";
128    C_NUM_REG                      : integer              := 1;
129    C_NUM_MEM                      : integer              := 1;
130    C_SLV_AWIDTH                   : integer              := 32;
131    C_SLV_DWIDTH                   : integer              := 32
132    -- DO NOT EDIT ABOVE THIS LINE ---------------------
133  );
134  port
135  (
136    -- ADD USER PORTS BELOW THIS LINE ------------------
137  at_boot_clk_in : in std_logic;
138  at_boot_clk_in_valid : in std_logic;
139  at_boot_config_sw : in std_logic_vector(2 downto 0);
140  at_boot_clkbuf_clocks_invalid : out std_logic;
141
142  uart_tx : out std_logic;
143
144  iic_eeprom_scl_I : in std_logic;
145  iic_eeprom_scl_O : out std_logic;
146  iic_eeprom_scl_T : out std_logic;
147
148  iic_eeprom_sda_I : in std_logic;
149  iic_eeprom_sda_O : out std_logic;
150  iic_eeprom_sda_T : out std_logic;
151
152  samp_spi_sclk : out std_logic;
153  samp_spi_mosi : out std_logic;
154  samp_spi_miso : in std_logic;
155  samp_spi_cs_n : out std_logic;
156  samp_func     : out std_logic;
157
158  rfref_spi_sclk    : out std_logic;
159  rfref_spi_mosi    : out std_logic;
160  rfref_spi_miso    : in std_logic;
161  rfref_spi_cs_n    : out std_logic;
162  rfref_func        : out std_logic;
163
164  cm_spi_sclk   : out std_logic;
165  cm_spi_mosi   : out std_logic;
166  cm_spi_miso   : in std_logic;
167  cm_spi_cs_n   : out std_logic;
168  cm_pll_status : in std_logic;
169 
170  pll_refclk   : in std_logic;
171
172  usr_reset0        : out std_logic;
173  usr_reset1        : out std_logic;
174  usr_reset2        : out std_logic;
175  usr_reset3        : out std_logic;
176  usr_status        : in std_logic_vector(31 downto 0);
177    -- ADD USER PORTS ABOVE THIS LINE ------------------
178
179    -- DO NOT EDIT BELOW THIS LINE ---------------------
180    -- Bus protocol ports, do not add to or delete
181    S_AXI_ACLK                     : in  std_logic;
182    S_AXI_ARESETN                  : in  std_logic;
183    S_AXI_AWADDR                   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
184    S_AXI_AWVALID                  : in  std_logic;
185    S_AXI_WDATA                    : in  std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
186    S_AXI_WSTRB                    : in  std_logic_vector((C_S_AXI_DATA_WIDTH/8)-1 downto 0);
187    S_AXI_WVALID                   : in  std_logic;
188    S_AXI_BREADY                   : in  std_logic;
189    S_AXI_ARADDR                   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
190    S_AXI_ARVALID                  : in  std_logic;
191    S_AXI_RREADY                   : in  std_logic;
192    S_AXI_ARREADY                  : out std_logic;
193    S_AXI_RDATA                    : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
194    S_AXI_RRESP                    : out std_logic_vector(1 downto 0);
195    S_AXI_RVALID                   : out std_logic;
196    S_AXI_WREADY                   : out std_logic;
197    S_AXI_BRESP                    : out std_logic_vector(1 downto 0);
198    S_AXI_BVALID                   : out std_logic;
199    S_AXI_AWREADY                  : out std_logic
200    -- DO NOT EDIT ABOVE THIS LINE ---------------------
201  );
202
203  attribute MAX_FANOUT : string;
204  attribute SIGIS : string;
205  attribute MAX_FANOUT of S_AXI_ACLK       : signal is "10000";
206  attribute MAX_FANOUT of S_AXI_ARESETN       : signal is "10000";
207  attribute SIGIS of S_AXI_ACLK       : signal is "Clk";
208  attribute SIGIS of S_AXI_ARESETN       : signal is "Rst";
209end entity w3_clock_controller_axi;
210
211------------------------------------------------------------------------------
212-- Architecture section
213------------------------------------------------------------------------------
214
215architecture IMP of w3_clock_controller_axi is
216
217  constant USER_SLV_DWIDTH                : integer              := C_S_AXI_DATA_WIDTH;
218
219  constant IPIF_SLV_DWIDTH                : integer              := C_S_AXI_DATA_WIDTH;
220
221  constant ZERO_ADDR_PAD                  : std_logic_vector(0 to 31) := (others => '0');
222  constant USER_SLV_BASEADDR              : std_logic_vector     := C_BASEADDR;
223  constant USER_SLV_HIGHADDR              : std_logic_vector     := C_HIGHADDR;
224
225  constant IPIF_ARD_ADDR_RANGE_ARRAY      : SLV64_ARRAY_TYPE     := 
226    (
227      ZERO_ADDR_PAD & USER_SLV_BASEADDR,  -- user logic slave space base address
228      ZERO_ADDR_PAD & USER_SLV_HIGHADDR   -- user logic slave space high address
229    );
230
231  constant USER_SLV_NUM_REG               : integer              := 8;
232  constant USER_NUM_REG                   : integer              := USER_SLV_NUM_REG;
233  constant TOTAL_IPIF_CE                  : integer              := USER_NUM_REG;
234
235  constant IPIF_ARD_NUM_CE_ARRAY          : INTEGER_ARRAY_TYPE   := 
236    (
237      0  => (USER_SLV_NUM_REG)            -- number of ce for user logic slave space
238    );
239
240  ------------------------------------------
241  -- Index for CS/CE
242  ------------------------------------------
243  constant USER_SLV_CS_INDEX              : integer              := 0;
244  constant USER_SLV_CE_INDEX              : integer              := calc_start_ce_index(IPIF_ARD_NUM_CE_ARRAY, USER_SLV_CS_INDEX);
245
246  constant USER_CE_INDEX                  : integer              := USER_SLV_CE_INDEX;
247
248  ------------------------------------------
249  -- IP Interconnect (IPIC) signal declarations
250  ------------------------------------------
251  signal ipif_Bus2IP_Clk                : std_logic;
252  signal ipif_Bus2IP_Resetn             : std_logic;
253  signal ipif_Bus2IP_Addr               : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
254  signal ipif_Bus2IP_RNW                : std_logic;
255  signal ipif_Bus2IP_BE                 : std_logic_vector(IPIF_SLV_DWIDTH/8-1 downto 0);
256  signal ipif_Bus2IP_CS                 : std_logic_vector((IPIF_ARD_ADDR_RANGE_ARRAY'LENGTH)/2-1 downto 0);
257  signal ipif_Bus2IP_RdCE               : std_logic_vector(calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1 downto 0);
258  signal ipif_Bus2IP_WrCE               : std_logic_vector(calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1 downto 0);
259  signal ipif_Bus2IP_Data               : std_logic_vector(IPIF_SLV_DWIDTH-1 downto 0);
260  signal ipif_IP2Bus_WrAck              : std_logic;
261  signal ipif_IP2Bus_RdAck              : std_logic;
262  signal ipif_IP2Bus_Error              : std_logic;
263  signal ipif_IP2Bus_Data               : std_logic_vector(IPIF_SLV_DWIDTH-1 downto 0);
264  signal user_Bus2IP_RdCE               : std_logic_vector(USER_NUM_REG-1 downto 0);
265  signal user_Bus2IP_WrCE               : std_logic_vector(USER_NUM_REG-1 downto 0);
266  signal user_IP2Bus_Data               : std_logic_vector(USER_SLV_DWIDTH-1 downto 0);
267  signal user_IP2Bus_RdAck              : std_logic;
268  signal user_IP2Bus_WrAck              : std_logic;
269  signal user_IP2Bus_Error              : std_logic;
270
271  ------------------------------------------
272  -- Component declaration for verilog user logic
273  ------------------------------------------
274  component user_logic is
275    generic
276    (
277      -- ADD USER GENERICS BELOW THIS LINE ---------------
278      --USER generics added here
279      -- ADD USER GENERICS ABOVE THIS LINE ---------------
280
281      -- DO NOT EDIT BELOW THIS LINE ---------------------
282      -- Bus protocol parameters, do not add to or delete
283      C_NUM_REG                      : integer              := 8;
284      C_SLV_DWIDTH                   : integer              := 32
285      -- DO NOT EDIT ABOVE THIS LINE ---------------------
286    );
287    port
288    (
289      -- ADD USER PORTS BELOW THIS LINE ------------------
290      at_boot_clk_in : in std_logic;
291      at_boot_clk_in_valid : in std_logic;
292      at_boot_config_sw : in std_logic_vector(2 downto 0);
293      at_boot_clkbuf_clocks_invalid : out std_logic;
294             
295      uart_tx : out std_logic;
296
297      iic_eeprom_scl_I : in std_logic;
298      iic_eeprom_scl_O : out std_logic;
299      iic_eeprom_scl_T : out std_logic;
300
301      iic_eeprom_sda_I : in std_logic;
302      iic_eeprom_sda_O : out std_logic;
303      iic_eeprom_sda_T : out std_logic;
304
305      samp_spi_sclk : out std_logic;
306      samp_spi_mosi : out std_logic;
307      samp_spi_miso : in std_logic;
308      samp_spi_cs_n : out std_logic;
309      samp_func     : out std_logic;
310
311      rfref_spi_sclk    : out std_logic;
312      rfref_spi_mosi    : out std_logic;
313      rfref_spi_miso    : in std_logic;
314      rfref_spi_cs_n    : out std_logic;
315      rfref_func        : out std_logic;
316
317      cm_spi_sclk   : out std_logic;
318      cm_spi_mosi   : out std_logic;
319      cm_spi_miso   : in std_logic;
320      cm_spi_cs_n   : out std_logic;
321      cm_pll_status : in std_logic;
322     
323      pll_refclk   : in std_logic;
324     
325      usr_reset0        : out std_logic;
326      usr_reset1        : out std_logic;
327      usr_reset2        : out std_logic;
328      usr_reset3        : out std_logic;
329      usr_status        : in std_logic_vector(31 downto 0);
330      -- ADD USER PORTS ABOVE THIS LINE ------------------
331
332      -- DO NOT EDIT BELOW THIS LINE ---------------------
333      -- Bus protocol ports, do not add to or delete
334      Bus2IP_Clk                     : in  std_logic;
335      Bus2IP_Resetn                  : in  std_logic;
336      Bus2IP_Data                    : in  std_logic_vector(C_SLV_DWIDTH-1 downto 0);
337      Bus2IP_BE                      : in  std_logic_vector(C_SLV_DWIDTH/8-1 downto 0);
338      Bus2IP_RdCE                    : in  std_logic_vector(C_NUM_REG-1 downto 0);
339      Bus2IP_WrCE                    : in  std_logic_vector(C_NUM_REG-1 downto 0);
340      IP2Bus_Data                    : out std_logic_vector(C_SLV_DWIDTH-1 downto 0);
341      IP2Bus_RdAck                   : out std_logic;
342      IP2Bus_WrAck                   : out std_logic;
343      IP2Bus_Error                   : out std_logic
344      -- DO NOT EDIT ABOVE THIS LINE ---------------------
345    );
346  end component user_logic;
347
348begin
349
350  ------------------------------------------
351  -- instantiate axi_lite_ipif
352  ------------------------------------------
353  AXI_LITE_IPIF_I : entity axi_lite_ipif_v1_01_a.axi_lite_ipif
354    generic map
355    (
356      C_S_AXI_DATA_WIDTH             => IPIF_SLV_DWIDTH,
357      C_S_AXI_ADDR_WIDTH             => C_S_AXI_ADDR_WIDTH,
358      C_S_AXI_MIN_SIZE               => C_S_AXI_MIN_SIZE,
359      C_USE_WSTRB                    => C_USE_WSTRB,
360      C_DPHASE_TIMEOUT               => C_DPHASE_TIMEOUT,
361      C_ARD_ADDR_RANGE_ARRAY         => IPIF_ARD_ADDR_RANGE_ARRAY,
362      C_ARD_NUM_CE_ARRAY             => IPIF_ARD_NUM_CE_ARRAY,
363      C_FAMILY                       => C_FAMILY
364    )
365    port map
366    (
367      S_AXI_ACLK                     => S_AXI_ACLK,
368      S_AXI_ARESETN                  => S_AXI_ARESETN,
369      S_AXI_AWADDR                   => S_AXI_AWADDR,
370      S_AXI_AWVALID                  => S_AXI_AWVALID,
371      S_AXI_WDATA                    => S_AXI_WDATA,
372      S_AXI_WSTRB                    => S_AXI_WSTRB,
373      S_AXI_WVALID                   => S_AXI_WVALID,
374      S_AXI_BREADY                   => S_AXI_BREADY,
375      S_AXI_ARADDR                   => S_AXI_ARADDR,
376      S_AXI_ARVALID                  => S_AXI_ARVALID,
377      S_AXI_RREADY                   => S_AXI_RREADY,
378      S_AXI_ARREADY                  => S_AXI_ARREADY,
379      S_AXI_RDATA                    => S_AXI_RDATA,
380      S_AXI_RRESP                    => S_AXI_RRESP,
381      S_AXI_RVALID                   => S_AXI_RVALID,
382      S_AXI_WREADY                   => S_AXI_WREADY,
383      S_AXI_BRESP                    => S_AXI_BRESP,
384      S_AXI_BVALID                   => S_AXI_BVALID,
385      S_AXI_AWREADY                  => S_AXI_AWREADY,
386      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
387      Bus2IP_Resetn                  => ipif_Bus2IP_Resetn,
388      Bus2IP_Addr                    => ipif_Bus2IP_Addr,
389      Bus2IP_RNW                     => ipif_Bus2IP_RNW,
390      Bus2IP_BE                      => ipif_Bus2IP_BE,
391      Bus2IP_CS                      => ipif_Bus2IP_CS,
392      Bus2IP_RdCE                    => ipif_Bus2IP_RdCE,
393      Bus2IP_WrCE                    => ipif_Bus2IP_WrCE,
394      Bus2IP_Data                    => ipif_Bus2IP_Data,
395      IP2Bus_WrAck                   => ipif_IP2Bus_WrAck,
396      IP2Bus_RdAck                   => ipif_IP2Bus_RdAck,
397      IP2Bus_Error                   => ipif_IP2Bus_Error,
398      IP2Bus_Data                    => ipif_IP2Bus_Data
399    );
400
401  ------------------------------------------
402  -- instantiate User Logic
403  ------------------------------------------
404  USER_LOGIC_I : component user_logic
405    generic map
406    (
407      -- MAP USER GENERICS BELOW THIS LINE ---------------
408      --USER generics mapped here
409      -- MAP USER GENERICS ABOVE THIS LINE ---------------
410
411      C_NUM_REG                      => USER_NUM_REG,
412      C_SLV_DWIDTH                   => USER_SLV_DWIDTH
413    )
414    port map
415    (
416      -- MAP USER PORTS BELOW THIS LINE ------------------
417      at_boot_clk_in => at_boot_clk_in,
418      at_boot_clk_in_valid => at_boot_clk_in_valid,
419      at_boot_clkbuf_clocks_invalid => at_boot_clkbuf_clocks_invalid,
420      at_boot_config_sw => at_boot_config_sw,
421
422      uart_tx => uart_tx,
423
424      iic_eeprom_scl_I => iic_eeprom_scl_I,
425      iic_eeprom_scl_O => iic_eeprom_scl_O,
426      iic_eeprom_scl_T => iic_eeprom_scl_T,
427
428      iic_eeprom_sda_I => iic_eeprom_sda_I,
429      iic_eeprom_sda_O => iic_eeprom_sda_O,
430      iic_eeprom_sda_T => iic_eeprom_sda_T,
431     
432      samp_spi_sclk =>  samp_spi_sclk,
433      samp_spi_mosi =>  samp_spi_mosi,
434      samp_spi_miso =>  samp_spi_miso,
435      samp_spi_cs_n =>  samp_spi_cs_n,
436      samp_func     =>  samp_func,
437
438      rfref_spi_sclk    =>  rfref_spi_sclk,
439      rfref_spi_mosi    =>  rfref_spi_mosi,
440      rfref_spi_miso    =>  rfref_spi_miso,
441      rfref_spi_cs_n    =>  rfref_spi_cs_n,
442      rfref_func        =>  rfref_func,
443
444      cm_spi_sclk   =>  cm_spi_sclk,
445      cm_spi_mosi   =>  cm_spi_mosi,
446      cm_spi_miso   =>  cm_spi_miso,
447      cm_spi_cs_n   =>  cm_spi_cs_n,
448      cm_pll_status =>  cm_pll_status,
449     
450      pll_refclk    =>  pll_refclk,
451
452      usr_reset0 => usr_reset0,
453      usr_reset1 => usr_reset1,
454      usr_reset2 => usr_reset2,
455      usr_reset3 => usr_reset3,
456      usr_status => usr_status,
457      -- MAP USER PORTS ABOVE THIS LINE ------------------
458
459      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
460      Bus2IP_Resetn                  => ipif_Bus2IP_Resetn,
461      Bus2IP_Data                    => ipif_Bus2IP_Data,
462      Bus2IP_BE                      => ipif_Bus2IP_BE,
463      Bus2IP_RdCE                    => user_Bus2IP_RdCE,
464      Bus2IP_WrCE                    => user_Bus2IP_WrCE,
465      IP2Bus_Data                    => user_IP2Bus_Data,
466      IP2Bus_RdAck                   => user_IP2Bus_RdAck,
467      IP2Bus_WrAck                   => user_IP2Bus_WrAck,
468      IP2Bus_Error                   => user_IP2Bus_Error
469    );
470
471  ------------------------------------------
472  -- connect internal signals
473  ------------------------------------------
474  ipif_IP2Bus_Data <= user_IP2Bus_Data;
475  ipif_IP2Bus_WrAck <= user_IP2Bus_WrAck;
476  ipif_IP2Bus_RdAck <= user_IP2Bus_RdAck;
477  ipif_IP2Bus_Error <= user_IP2Bus_Error;
478
479  user_Bus2IP_RdCE <= ipif_Bus2IP_RdCE(USER_NUM_REG-1 downto 0);
480  user_Bus2IP_WrCE <= ipif_Bus2IP_WrCE(USER_NUM_REG-1 downto 0);
481
482end IMP;
Note: See TracBrowser for help on using the repository browser.