source: PlatformSupport/CustomPeripherals/pcores/w3_iic_eeprom_axi_v1_01_a/hdl/vhdl/w3_iic_eeprom_axi.vhd

Last change on this file was 4298, checked in by murphpo, 10 years ago

New boot_io_mux core (muxes IIC/UART between clock config core (pre-boot) and AXi peripherals (post-boot)) and eeprom core with explicit I/O/T signals for external IOBUTFs
File size: 18.7 KB
Line 
1------------------------------------------------------------------------------
2-- w3_iic_eeprom_axi.vhd - entity/architecture pair
3------------------------------------------------------------------------------
4-- IMPORTANT:
5-- DO NOT MODIFY THIS FILE EXCEPT IN THE DESIGNATED SECTIONS.
6--
7-- SEARCH FOR --USER TO DETERMINE WHERE CHANGES ARE ALLOWED.
8--
9-- TYPICALLY, THE ONLY ACCEPTABLE CHANGES INVOLVE ADDING NEW
10-- PORTS AND GENERICS THAT GET PASSED THROUGH TO THE INSTANTIATION
11-- OF THE USER_LOGIC ENTITY.
12------------------------------------------------------------------------------
13--
14-- ***************************************************************************
15-- ** Copyright (c) 1995-2012 Xilinx, Inc.  All rights reserved.            **
16-- **                                                                       **
17-- ** Xilinx, Inc.                                                          **
18-- ** XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS"         **
19-- ** AS A COURTESY TO YOU, SOLELY FOR USE IN DEVELOPING PROGRAMS AND       **
20-- ** SOLUTIONS FOR XILINX DEVICES.  BY PROVIDING THIS DESIGN, CODE,        **
21-- ** OR INFORMATION AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE,        **
22-- ** APPLICATION OR STANDARD, XILINX IS MAKING NO REPRESENTATION           **
23-- ** THAT THIS IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT,     **
24-- ** AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE      **
25-- ** FOR YOUR IMPLEMENTATION.  XILINX EXPRESSLY DISCLAIMS ANY              **
26-- ** WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE               **
27-- ** IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR        **
28-- ** REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF       **
29-- ** INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS       **
30-- ** FOR A PARTICULAR PURPOSE.                                             **
31-- **                                                                       **
32-- ***************************************************************************
33--
34------------------------------------------------------------------------------
35-- Filename:          w3_iic_eeprom_axi.vhd
36-- Version:           1.00.b
37-- Description:       Top level design, instantiates library components and user logic.
38-- Date:              Sat Feb 23 20:58:52 2013 (by Create and Import Peripheral Wizard)
39-- VHDL Standard:     VHDL'93
40------------------------------------------------------------------------------
41-- Naming Conventions:
42--   active low signals:                    "*_n"
43--   clock signals:                         "clk", "clk_div#", "clk_#x"
44--   reset signals:                         "rst", "rst_n"
45--   generics:                              "C_*"
46--   user defined types:                    "*_TYPE"
47--   state machine next state:              "*_ns"
48--   state machine current state:           "*_cs"
49--   combinatorial signals:                 "*_com"
50--   pipelined or register delay signals:   "*_d#"
51--   counter signals:                       "*cnt*"
52--   clock enable signals:                  "*_ce"
53--   internal version of output port:       "*_i"
54--   device pins:                           "*_pin"
55--   ports:                                 "- Names begin with Uppercase"
56--   processes:                             "*_PROCESS"
57--   component instantiations:              "<ENTITY_>I_<#|FUNC>"
58------------------------------------------------------------------------------
59
60library ieee;
61use ieee.std_logic_1164.all;
62use ieee.std_logic_arith.all;
63use ieee.std_logic_unsigned.all;
64
65library proc_common_v3_00_a;
66use proc_common_v3_00_a.proc_common_pkg.all;
67use proc_common_v3_00_a.ipif_pkg.all;
68
69library axi_lite_ipif_v1_01_a;
70use axi_lite_ipif_v1_01_a.axi_lite_ipif;
71
72------------------------------------------------------------------------------
73-- Entity section
74------------------------------------------------------------------------------
75-- Definition of Generics:
76--   C_S_AXI_DATA_WIDTH           -- AXI4LITE slave: Data width
77--   C_S_AXI_ADDR_WIDTH           -- AXI4LITE slave: Address Width
78--   C_S_AXI_MIN_SIZE             -- AXI4LITE slave: Min Size
79--   C_USE_WSTRB                  -- AXI4LITE slave: Write Strobe
80--   C_DPHASE_TIMEOUT             -- AXI4LITE slave: Data Phase Timeout
81--   C_BASEADDR                   -- AXI4LITE slave: base address
82--   C_HIGHADDR                   -- AXI4LITE slave: high address
83--   C_FAMILY                     -- FPGA Family
84--   C_NUM_REG                    -- Number of software accessible registers
85--   C_NUM_MEM                    -- Number of address-ranges
86--   C_SLV_AWIDTH                 -- Slave interface address bus width
87--   C_SLV_DWIDTH                 -- Slave interface data bus width
88--
89-- Definition of Ports:
90--   S_AXI_ACLK                   -- AXI4LITE slave: Clock
91--   S_AXI_ARESETN                -- AXI4LITE slave: Reset
92--   S_AXI_AWADDR                 -- AXI4LITE slave: Write address
93--   S_AXI_AWVALID                -- AXI4LITE slave: Write address valid
94--   S_AXI_WDATA                  -- AXI4LITE slave: Write data
95--   S_AXI_WSTRB                  -- AXI4LITE slave: Write strobe
96--   S_AXI_WVALID                 -- AXI4LITE slave: Write data valid
97--   S_AXI_BREADY                 -- AXI4LITE slave: Response ready
98--   S_AXI_ARADDR                 -- AXI4LITE slave: Read address
99--   S_AXI_ARVALID                -- AXI4LITE slave: Read address valid
100--   S_AXI_RREADY                 -- AXI4LITE slave: Read data ready
101--   S_AXI_ARREADY                -- AXI4LITE slave: read addres ready
102--   S_AXI_RDATA                  -- AXI4LITE slave: Read data
103--   S_AXI_RRESP                  -- AXI4LITE slave: Read data response
104--   S_AXI_RVALID                 -- AXI4LITE slave: Read data valid
105--   S_AXI_WREADY                 -- AXI4LITE slave: Write data ready
106--   S_AXI_BRESP                  -- AXI4LITE slave: Response
107--   S_AXI_BVALID                 -- AXI4LITE slave: Resonse valid
108--   S_AXI_AWREADY                -- AXI4LITE slave: Wrte address ready
109------------------------------------------------------------------------------
110
111entity w3_iic_eeprom_axi is
112  generic
113  (
114    -- ADD USER GENERICS BELOW THIS LINE ---------------
115    --USER generics added here
116    -- ADD USER GENERICS ABOVE THIS LINE ---------------
117
118    -- DO NOT EDIT BELOW THIS LINE ---------------------
119    -- Bus protocol parameters, do not add to or delete
120    C_S_AXI_DATA_WIDTH             : integer              := 32;
121    C_S_AXI_ADDR_WIDTH             : integer              := 32;
122    C_S_AXI_MIN_SIZE               : std_logic_vector     := X"000001FF";
123    C_USE_WSTRB                    : integer              := 0;
124    C_DPHASE_TIMEOUT               : integer              := 8;
125    C_BASEADDR                     : std_logic_vector     := X"FFFFFFFF";
126    C_HIGHADDR                     : std_logic_vector     := X"00000000";
127    C_FAMILY                       : string               := "virtex6";
128    C_NUM_REG                      : integer              := 1;
129    C_NUM_MEM                      : integer              := 1;
130    C_SLV_AWIDTH                   : integer              := 32;
131    C_SLV_DWIDTH                   : integer              := 32
132    -- DO NOT EDIT ABOVE THIS LINE ---------------------
133  );
134  port
135  (
136    -- ADD USER PORTS BELOW THIS LINE ------------------
137    iic_sda_I : in std_logic;
138    iic_sda_O : out std_logic;
139    iic_sda_T : out std_logic;
140
141    iic_scl_I : in std_logic;
142    iic_scl_O : out std_logic;
143    iic_scl_T : out std_logic;
144
145    -- ADD USER PORTS ABOVE THIS LINE ------------------
146
147    -- DO NOT EDIT BELOW THIS LINE ---------------------
148    -- Bus protocol ports, do not add to or delete
149    S_AXI_ACLK                     : in  std_logic;
150    S_AXI_ARESETN                  : in  std_logic;
151    S_AXI_AWADDR                   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
152    S_AXI_AWVALID                  : in  std_logic;
153    S_AXI_WDATA                    : in  std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
154    S_AXI_WSTRB                    : in  std_logic_vector((C_S_AXI_DATA_WIDTH/8)-1 downto 0);
155    S_AXI_WVALID                   : in  std_logic;
156    S_AXI_BREADY                   : in  std_logic;
157    S_AXI_ARADDR                   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
158    S_AXI_ARVALID                  : in  std_logic;
159    S_AXI_RREADY                   : in  std_logic;
160    S_AXI_ARREADY                  : out std_logic;
161    S_AXI_RDATA                    : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
162    S_AXI_RRESP                    : out std_logic_vector(1 downto 0);
163    S_AXI_RVALID                   : out std_logic;
164    S_AXI_WREADY                   : out std_logic;
165    S_AXI_BRESP                    : out std_logic_vector(1 downto 0);
166    S_AXI_BVALID                   : out std_logic;
167    S_AXI_AWREADY                  : out std_logic
168    -- DO NOT EDIT ABOVE THIS LINE ---------------------
169  );
170
171  attribute MAX_FANOUT : string;
172  attribute SIGIS : string;
173  attribute MAX_FANOUT of S_AXI_ACLK       : signal is "10000";
174  attribute MAX_FANOUT of S_AXI_ARESETN       : signal is "10000";
175  attribute SIGIS of S_AXI_ACLK       : signal is "Clk";
176  attribute SIGIS of S_AXI_ARESETN       : signal is "Rst";
177end entity w3_iic_eeprom_axi;
178
179------------------------------------------------------------------------------
180-- Architecture section
181------------------------------------------------------------------------------
182
183architecture IMP of w3_iic_eeprom_axi is
184
185  constant USER_SLV_DWIDTH                : integer              := C_S_AXI_DATA_WIDTH;
186
187  constant IPIF_SLV_DWIDTH                : integer              := C_S_AXI_DATA_WIDTH;
188
189  constant ZERO_ADDR_PAD                  : std_logic_vector(0 to 31) := (others => '0');
190  constant USER_SLV_BASEADDR              : std_logic_vector     := C_BASEADDR;
191  constant USER_SLV_HIGHADDR              : std_logic_vector     := C_HIGHADDR;
192
193  constant IPIF_ARD_ADDR_RANGE_ARRAY      : SLV64_ARRAY_TYPE     := 
194    (
195      ZERO_ADDR_PAD & USER_SLV_BASEADDR,  -- user logic slave space base address
196      ZERO_ADDR_PAD & USER_SLV_HIGHADDR   -- user logic slave space high address
197    );
198
199  constant USER_SLV_NUM_REG               : integer              := 8;
200  constant USER_NUM_REG                   : integer              := USER_SLV_NUM_REG;
201  constant TOTAL_IPIF_CE                  : integer              := USER_NUM_REG;
202
203  constant IPIF_ARD_NUM_CE_ARRAY          : INTEGER_ARRAY_TYPE   := 
204    (
205      0  => (USER_SLV_NUM_REG)            -- number of ce for user logic slave space
206    );
207
208  ------------------------------------------
209  -- Index for CS/CE
210  ------------------------------------------
211  constant USER_SLV_CS_INDEX              : integer              := 0;
212  constant USER_SLV_CE_INDEX              : integer              := calc_start_ce_index(IPIF_ARD_NUM_CE_ARRAY, USER_SLV_CS_INDEX);
213
214  constant USER_CE_INDEX                  : integer              := USER_SLV_CE_INDEX;
215
216  ------------------------------------------
217  -- IP Interconnect (IPIC) signal declarations
218  ------------------------------------------
219  signal ipif_Bus2IP_Clk                : std_logic;
220  signal ipif_Bus2IP_Resetn             : std_logic;
221  signal ipif_Bus2IP_Addr               : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
222  signal ipif_Bus2IP_RNW                : std_logic;
223  signal ipif_Bus2IP_BE                 : std_logic_vector(IPIF_SLV_DWIDTH/8-1 downto 0);
224  signal ipif_Bus2IP_CS                 : std_logic_vector((IPIF_ARD_ADDR_RANGE_ARRAY'LENGTH)/2-1 downto 0);
225  signal ipif_Bus2IP_RdCE               : std_logic_vector(calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1 downto 0);
226  signal ipif_Bus2IP_WrCE               : std_logic_vector(calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1 downto 0);
227  signal ipif_Bus2IP_Data               : std_logic_vector(IPIF_SLV_DWIDTH-1 downto 0);
228  signal ipif_IP2Bus_WrAck              : std_logic;
229  signal ipif_IP2Bus_RdAck              : std_logic;
230  signal ipif_IP2Bus_Error              : std_logic;
231  signal ipif_IP2Bus_Data               : std_logic_vector(IPIF_SLV_DWIDTH-1 downto 0);
232  signal user_Bus2IP_RdCE               : std_logic_vector(USER_NUM_REG-1 downto 0);
233  signal user_Bus2IP_WrCE               : std_logic_vector(USER_NUM_REG-1 downto 0);
234  signal user_IP2Bus_Data               : std_logic_vector(USER_SLV_DWIDTH-1 downto 0);
235  signal user_IP2Bus_RdAck              : std_logic;
236  signal user_IP2Bus_WrAck              : std_logic;
237  signal user_IP2Bus_Error              : std_logic;
238
239  ------------------------------------------
240  -- Component declaration for verilog user logic
241  ------------------------------------------
242  component user_logic is
243    generic
244    (
245      -- ADD USER GENERICS BELOW THIS LINE ---------------
246      --USER generics added here
247      -- ADD USER GENERICS ABOVE THIS LINE ---------------
248
249      -- DO NOT EDIT BELOW THIS LINE ---------------------
250      -- Bus protocol parameters, do not add to or delete
251      C_NUM_REG                      : integer              := 8;
252      C_SLV_DWIDTH                   : integer              := 32
253      -- DO NOT EDIT ABOVE THIS LINE ---------------------
254    );
255    port
256    (
257      -- ADD USER PORTS BELOW THIS LINE ------------------
258    iic_sda_I : in std_logic;
259    iic_sda_O : out std_logic;
260    iic_sda_T : out std_logic;
261
262    iic_scl_I : in std_logic;
263    iic_scl_O : out std_logic;
264    iic_scl_T : out std_logic;
265    -- ADD USER PORTS ABOVE THIS LINE ------------------
266
267      -- DO NOT EDIT BELOW THIS LINE ---------------------
268      -- Bus protocol ports, do not add to or delete
269      Bus2IP_Clk                     : in  std_logic;
270      Bus2IP_Resetn                  : in  std_logic;
271      Bus2IP_Data                    : in  std_logic_vector(C_SLV_DWIDTH-1 downto 0);
272      Bus2IP_BE                      : in  std_logic_vector(C_SLV_DWIDTH/8-1 downto 0);
273      Bus2IP_RdCE                    : in  std_logic_vector(C_NUM_REG-1 downto 0);
274      Bus2IP_WrCE                    : in  std_logic_vector(C_NUM_REG-1 downto 0);
275      IP2Bus_Data                    : out std_logic_vector(C_SLV_DWIDTH-1 downto 0);
276      IP2Bus_RdAck                   : out std_logic;
277      IP2Bus_WrAck                   : out std_logic;
278      IP2Bus_Error                   : out std_logic
279      -- DO NOT EDIT ABOVE THIS LINE ---------------------
280    );
281  end component user_logic;
282
283begin
284
285  ------------------------------------------
286  -- instantiate axi_lite_ipif
287  ------------------------------------------
288  AXI_LITE_IPIF_I : entity axi_lite_ipif_v1_01_a.axi_lite_ipif
289    generic map
290    (
291      C_S_AXI_DATA_WIDTH             => IPIF_SLV_DWIDTH,
292      C_S_AXI_ADDR_WIDTH             => C_S_AXI_ADDR_WIDTH,
293      C_S_AXI_MIN_SIZE               => C_S_AXI_MIN_SIZE,
294      C_USE_WSTRB                    => C_USE_WSTRB,
295      C_DPHASE_TIMEOUT               => C_DPHASE_TIMEOUT,
296      C_ARD_ADDR_RANGE_ARRAY         => IPIF_ARD_ADDR_RANGE_ARRAY,
297      C_ARD_NUM_CE_ARRAY             => IPIF_ARD_NUM_CE_ARRAY,
298      C_FAMILY                       => C_FAMILY
299    )
300    port map
301    (
302      S_AXI_ACLK                     => S_AXI_ACLK,
303      S_AXI_ARESETN                  => S_AXI_ARESETN,
304      S_AXI_AWADDR                   => S_AXI_AWADDR,
305      S_AXI_AWVALID                  => S_AXI_AWVALID,
306      S_AXI_WDATA                    => S_AXI_WDATA,
307      S_AXI_WSTRB                    => S_AXI_WSTRB,
308      S_AXI_WVALID                   => S_AXI_WVALID,
309      S_AXI_BREADY                   => S_AXI_BREADY,
310      S_AXI_ARADDR                   => S_AXI_ARADDR,
311      S_AXI_ARVALID                  => S_AXI_ARVALID,
312      S_AXI_RREADY                   => S_AXI_RREADY,
313      S_AXI_ARREADY                  => S_AXI_ARREADY,
314      S_AXI_RDATA                    => S_AXI_RDATA,
315      S_AXI_RRESP                    => S_AXI_RRESP,
316      S_AXI_RVALID                   => S_AXI_RVALID,
317      S_AXI_WREADY                   => S_AXI_WREADY,
318      S_AXI_BRESP                    => S_AXI_BRESP,
319      S_AXI_BVALID                   => S_AXI_BVALID,
320      S_AXI_AWREADY                  => S_AXI_AWREADY,
321      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
322      Bus2IP_Resetn                  => ipif_Bus2IP_Resetn,
323      Bus2IP_Addr                    => ipif_Bus2IP_Addr,
324      Bus2IP_RNW                     => ipif_Bus2IP_RNW,
325      Bus2IP_BE                      => ipif_Bus2IP_BE,
326      Bus2IP_CS                      => ipif_Bus2IP_CS,
327      Bus2IP_RdCE                    => ipif_Bus2IP_RdCE,
328      Bus2IP_WrCE                    => ipif_Bus2IP_WrCE,
329      Bus2IP_Data                    => ipif_Bus2IP_Data,
330      IP2Bus_WrAck                   => ipif_IP2Bus_WrAck,
331      IP2Bus_RdAck                   => ipif_IP2Bus_RdAck,
332      IP2Bus_Error                   => ipif_IP2Bus_Error,
333      IP2Bus_Data                    => ipif_IP2Bus_Data
334    );
335
336  ------------------------------------------
337  -- instantiate User Logic
338  ------------------------------------------
339  USER_LOGIC_I : component user_logic
340    generic map
341    (
342      -- MAP USER GENERICS BELOW THIS LINE ---------------
343      --USER generics mapped here
344      -- MAP USER GENERICS ABOVE THIS LINE ---------------
345
346      C_NUM_REG                      => USER_NUM_REG,
347      C_SLV_DWIDTH                   => USER_SLV_DWIDTH
348    )
349    port map
350    (
351      -- MAP USER PORTS BELOW THIS LINE ------------------
352    iic_sda_I => iic_sda_I,
353    iic_sda_O => iic_sda_O,
354    iic_sda_T => iic_sda_T,
355
356    iic_scl_I => iic_scl_I,
357    iic_scl_O => iic_scl_O,
358    iic_scl_T => iic_scl_T,
359      -- MAP USER PORTS ABOVE THIS LINE ------------------
360
361      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
362      Bus2IP_Resetn                  => ipif_Bus2IP_Resetn,
363      Bus2IP_Data                    => ipif_Bus2IP_Data,
364      Bus2IP_BE                      => ipif_Bus2IP_BE,
365      Bus2IP_RdCE                    => user_Bus2IP_RdCE,
366      Bus2IP_WrCE                    => user_Bus2IP_WrCE,
367      IP2Bus_Data                    => user_IP2Bus_Data,
368      IP2Bus_RdAck                   => user_IP2Bus_RdAck,
369      IP2Bus_WrAck                   => user_IP2Bus_WrAck,
370      IP2Bus_Error                   => user_IP2Bus_Error
371    );
372
373  ------------------------------------------
374  -- connect internal signals
375  ------------------------------------------
376  ipif_IP2Bus_Data <= user_IP2Bus_Data;
377  ipif_IP2Bus_WrAck <= user_IP2Bus_WrAck;
378  ipif_IP2Bus_RdAck <= user_IP2Bus_RdAck;
379  ipif_IP2Bus_Error <= user_IP2Bus_Error;
380
381  user_Bus2IP_RdCE <= ipif_Bus2IP_RdCE(USER_NUM_REG-1 downto 0);
382  user_Bus2IP_WrCE <= ipif_Bus2IP_WrCE(USER_NUM_REG-1 downto 0);
383
384end IMP;
Note: See TracBrowser for help on using the repository browser.