source: PlatformSupport/CustomPeripherals/pcores/sw_intr_util_v1_00_a/hdl/vhdl/sw_intr_util.vhd

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New pcore to realize software-generated interrupts in MB+axi_intc designs
File size: 18.4 KB
Line 
1------------------------------------------------------------------------------
2-- sw_intr_util.vhd - entity/architecture pair
3------------------------------------------------------------------------------
4-- IMPORTANT:
5-- DO NOT MODIFY THIS FILE EXCEPT IN THE DESIGNATED SECTIONS.
6--
7-- SEARCH FOR --USER TO DETERMINE WHERE CHANGES ARE ALLOWED.
8--
9-- TYPICALLY, THE ONLY ACCEPTABLE CHANGES INVOLVE ADDING NEW
10-- PORTS AND GENERICS THAT GET PASSED THROUGH TO THE INSTANTIATION
11-- OF THE USER_LOGIC ENTITY.
12------------------------------------------------------------------------------
13--
14-- ***************************************************************************
15-- ** Copyright (c) 1995-2012 Xilinx, Inc.  All rights reserved.            **
16-- **                                                                       **
17-- ** Xilinx, Inc.                                                          **
18-- ** XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS"         **
19-- ** AS A COURTESY TO YOU, SOLELY FOR USE IN DEVELOPING PROGRAMS AND       **
20-- ** SOLUTIONS FOR XILINX DEVICES.  BY PROVIDING THIS DESIGN, CODE,        **
21-- ** OR INFORMATION AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE,        **
22-- ** APPLICATION OR STANDARD, XILINX IS MAKING NO REPRESENTATION           **
23-- ** THAT THIS IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT,     **
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27-- ** IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR        **
28-- ** REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF       **
29-- ** INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS       **
30-- ** FOR A PARTICULAR PURPOSE.                                             **
31-- **                                                                       **
32-- ***************************************************************************
33--
34------------------------------------------------------------------------------
35-- Filename:          sw_intr_util.vhd
36-- Version:           1.00.a
37-- Description:       Top level design, instantiates library components and user logic.
38-- Date:              Tue Oct 30 09:50:47 2018 (by Create and Import Peripheral Wizard)
39-- VHDL Standard:     VHDL'93
40------------------------------------------------------------------------------
41-- Naming Conventions:
42--   active low signals:                    "*_n"
43--   clock signals:                         "clk", "clk_div#", "clk_#x"
44--   reset signals:                         "rst", "rst_n"
45--   generics:                              "C_*"
46--   user defined types:                    "*_TYPE"
47--   state machine next state:              "*_ns"
48--   state machine current state:           "*_cs"
49--   combinatorial signals:                 "*_com"
50--   pipelined or register delay signals:   "*_d#"
51--   counter signals:                       "*cnt*"
52--   clock enable signals:                  "*_ce"
53--   internal version of output port:       "*_i"
54--   device pins:                           "*_pin"
55--   ports:                                 "- Names begin with Uppercase"
56--   processes:                             "*_PROCESS"
57--   component instantiations:              "<ENTITY_>I_<#|FUNC>"
58------------------------------------------------------------------------------
59
60library ieee;
61use ieee.std_logic_1164.all;
62use ieee.std_logic_arith.all;
63use ieee.std_logic_unsigned.all;
64
65library proc_common_v3_00_a;
66use proc_common_v3_00_a.proc_common_pkg.all;
67use proc_common_v3_00_a.ipif_pkg.all;
68
69library axi_lite_ipif_v1_01_a;
70use axi_lite_ipif_v1_01_a.axi_lite_ipif;
71
72------------------------------------------------------------------------------
73-- Entity section
74------------------------------------------------------------------------------
75-- Definition of Generics:
76--   C_S_AXI_DATA_WIDTH           -- AXI4LITE slave: Data width
77--   C_S_AXI_ADDR_WIDTH           -- AXI4LITE slave: Address Width
78--   C_S_AXI_MIN_SIZE             -- AXI4LITE slave: Min Size
79--   C_USE_WSTRB                  -- AXI4LITE slave: Write Strobe
80--   C_DPHASE_TIMEOUT             -- AXI4LITE slave: Data Phase Timeout
81--   C_BASEADDR                   -- AXI4LITE slave: base address
82--   C_HIGHADDR                   -- AXI4LITE slave: high address
83--   C_FAMILY                     -- FPGA Family
84--   C_NUM_REG                    -- Number of software accessible registers
85--   C_NUM_MEM                    -- Number of address-ranges
86--   C_SLV_AWIDTH                 -- Slave interface address bus width
87--   C_SLV_DWIDTH                 -- Slave interface data bus width
88--
89-- Definition of Ports:
90--   S_AXI_ACLK                   -- AXI4LITE slave: Clock
91--   S_AXI_ARESETN                -- AXI4LITE slave: Reset
92--   S_AXI_AWADDR                 -- AXI4LITE slave: Write address
93--   S_AXI_AWVALID                -- AXI4LITE slave: Write address valid
94--   S_AXI_WDATA                  -- AXI4LITE slave: Write data
95--   S_AXI_WSTRB                  -- AXI4LITE slave: Write strobe
96--   S_AXI_WVALID                 -- AXI4LITE slave: Write data valid
97--   S_AXI_BREADY                 -- AXI4LITE slave: Response ready
98--   S_AXI_ARADDR                 -- AXI4LITE slave: Read address
99--   S_AXI_ARVALID                -- AXI4LITE slave: Read address valid
100--   S_AXI_RREADY                 -- AXI4LITE slave: Read data ready
101--   S_AXI_ARREADY                -- AXI4LITE slave: read addres ready
102--   S_AXI_RDATA                  -- AXI4LITE slave: Read data
103--   S_AXI_RRESP                  -- AXI4LITE slave: Read data response
104--   S_AXI_RVALID                 -- AXI4LITE slave: Read data valid
105--   S_AXI_WREADY                 -- AXI4LITE slave: Write data ready
106--   S_AXI_BRESP                  -- AXI4LITE slave: Response
107--   S_AXI_BVALID                 -- AXI4LITE slave: Resonse valid
108--   S_AXI_AWREADY                -- AXI4LITE slave: Wrte address ready
109------------------------------------------------------------------------------
110
111entity sw_intr_util is
112  generic
113  (
114    -- ADD USER GENERICS BELOW THIS LINE ---------------
115    --USER generics added here
116    -- ADD USER GENERICS ABOVE THIS LINE ---------------
117
118    -- DO NOT EDIT BELOW THIS LINE ---------------------
119    -- Bus protocol parameters, do not add to or delete
120    C_S_AXI_DATA_WIDTH             : integer              := 32;
121    C_S_AXI_ADDR_WIDTH             : integer              := 32;
122    C_S_AXI_MIN_SIZE               : std_logic_vector     := X"000001FF";
123    C_USE_WSTRB                    : integer              := 0;
124    C_DPHASE_TIMEOUT               : integer              := 8;
125    C_BASEADDR                     : std_logic_vector     := X"FFFFFFFF";
126    C_HIGHADDR                     : std_logic_vector     := X"00000000";
127    C_FAMILY                       : string               := "virtex6";
128    C_NUM_REG                      : integer              := 1;
129    C_NUM_MEM                      : integer              := 1;
130    C_SLV_AWIDTH                   : integer              := 32;
131    C_SLV_DWIDTH                   : integer              := 32
132    -- DO NOT EDIT ABOVE THIS LINE ---------------------
133  );
134  port
135  (
136    -- ADD USER PORTS BELOW THIS LINE ------------------
137    intrA_out : out std_logic;
138    intrB_out : out std_logic;
139    -- ADD USER PORTS ABOVE THIS LINE ------------------
140
141    -- DO NOT EDIT BELOW THIS LINE ---------------------
142    -- Bus protocol ports, do not add to or delete
143    S_AXI_ACLK                     : in  std_logic;
144    S_AXI_ARESETN                  : in  std_logic;
145    S_AXI_AWADDR                   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
146    S_AXI_AWVALID                  : in  std_logic;
147    S_AXI_WDATA                    : in  std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
148    S_AXI_WSTRB                    : in  std_logic_vector((C_S_AXI_DATA_WIDTH/8)-1 downto 0);
149    S_AXI_WVALID                   : in  std_logic;
150    S_AXI_BREADY                   : in  std_logic;
151    S_AXI_ARADDR                   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
152    S_AXI_ARVALID                  : in  std_logic;
153    S_AXI_RREADY                   : in  std_logic;
154    S_AXI_ARREADY                  : out std_logic;
155    S_AXI_RDATA                    : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
156    S_AXI_RRESP                    : out std_logic_vector(1 downto 0);
157    S_AXI_RVALID                   : out std_logic;
158    S_AXI_WREADY                   : out std_logic;
159    S_AXI_BRESP                    : out std_logic_vector(1 downto 0);
160    S_AXI_BVALID                   : out std_logic;
161    S_AXI_AWREADY                  : out std_logic
162    -- DO NOT EDIT ABOVE THIS LINE ---------------------
163  );
164
165  attribute MAX_FANOUT : string;
166  attribute SIGIS : string;
167  attribute MAX_FANOUT of S_AXI_ACLK       : signal is "10000";
168  attribute MAX_FANOUT of S_AXI_ARESETN       : signal is "10000";
169  attribute SIGIS of S_AXI_ACLK       : signal is "Clk";
170  attribute SIGIS of S_AXI_ARESETN       : signal is "Rst";
171end entity sw_intr_util;
172
173------------------------------------------------------------------------------
174-- Architecture section
175------------------------------------------------------------------------------
176
177architecture IMP of sw_intr_util is
178
179  constant USER_SLV_DWIDTH                : integer              := C_S_AXI_DATA_WIDTH;
180
181  constant IPIF_SLV_DWIDTH                : integer              := C_S_AXI_DATA_WIDTH;
182
183  constant ZERO_ADDR_PAD                  : std_logic_vector(0 to 31) := (others => '0');
184  constant USER_SLV_BASEADDR              : std_logic_vector     := C_BASEADDR;
185  constant USER_SLV_HIGHADDR              : std_logic_vector     := C_HIGHADDR;
186
187  constant IPIF_ARD_ADDR_RANGE_ARRAY      : SLV64_ARRAY_TYPE     := 
188    (
189      ZERO_ADDR_PAD & USER_SLV_BASEADDR,  -- user logic slave space base address
190      ZERO_ADDR_PAD & USER_SLV_HIGHADDR   -- user logic slave space high address
191    );
192
193  constant USER_SLV_NUM_REG               : integer              := 16;
194  constant USER_NUM_REG                   : integer              := USER_SLV_NUM_REG;
195  constant TOTAL_IPIF_CE                  : integer              := USER_NUM_REG;
196
197  constant IPIF_ARD_NUM_CE_ARRAY          : INTEGER_ARRAY_TYPE   := 
198    (
199      0  => (USER_SLV_NUM_REG)            -- number of ce for user logic slave space
200    );
201
202  ------------------------------------------
203  -- Index for CS/CE
204  ------------------------------------------
205  constant USER_SLV_CS_INDEX              : integer              := 0;
206  constant USER_SLV_CE_INDEX              : integer              := calc_start_ce_index(IPIF_ARD_NUM_CE_ARRAY, USER_SLV_CS_INDEX);
207
208  constant USER_CE_INDEX                  : integer              := USER_SLV_CE_INDEX;
209
210  ------------------------------------------
211  -- IP Interconnect (IPIC) signal declarations
212  ------------------------------------------
213  signal ipif_Bus2IP_Clk                : std_logic;
214  signal ipif_Bus2IP_Resetn             : std_logic;
215  signal ipif_Bus2IP_Addr               : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
216  signal ipif_Bus2IP_RNW                : std_logic;
217  signal ipif_Bus2IP_BE                 : std_logic_vector(IPIF_SLV_DWIDTH/8-1 downto 0);
218  signal ipif_Bus2IP_CS                 : std_logic_vector((IPIF_ARD_ADDR_RANGE_ARRAY'LENGTH)/2-1 downto 0);
219  signal ipif_Bus2IP_RdCE               : std_logic_vector(calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1 downto 0);
220  signal ipif_Bus2IP_WrCE               : std_logic_vector(calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1 downto 0);
221  signal ipif_Bus2IP_Data               : std_logic_vector(IPIF_SLV_DWIDTH-1 downto 0);
222  signal ipif_IP2Bus_WrAck              : std_logic;
223  signal ipif_IP2Bus_RdAck              : std_logic;
224  signal ipif_IP2Bus_Error              : std_logic;
225  signal ipif_IP2Bus_Data               : std_logic_vector(IPIF_SLV_DWIDTH-1 downto 0);
226  signal user_Bus2IP_RdCE               : std_logic_vector(USER_NUM_REG-1 downto 0);
227  signal user_Bus2IP_WrCE               : std_logic_vector(USER_NUM_REG-1 downto 0);
228  signal user_IP2Bus_Data               : std_logic_vector(USER_SLV_DWIDTH-1 downto 0);
229  signal user_IP2Bus_RdAck              : std_logic;
230  signal user_IP2Bus_WrAck              : std_logic;
231  signal user_IP2Bus_Error              : std_logic;
232
233  ------------------------------------------
234  -- Component declaration for verilog user logic
235  ------------------------------------------
236  component user_logic is
237    generic
238    (
239      -- ADD USER GENERICS BELOW THIS LINE ---------------
240      --USER generics added here
241      -- ADD USER GENERICS ABOVE THIS LINE ---------------
242
243      -- DO NOT EDIT BELOW THIS LINE ---------------------
244      -- Bus protocol parameters, do not add to or delete
245      C_NUM_REG                      : integer              := 16;
246      C_SLV_DWIDTH                   : integer              := 32
247      -- DO NOT EDIT ABOVE THIS LINE ---------------------
248    );
249    port
250    (
251      -- ADD USER PORTS BELOW THIS LINE ------------------
252    intrA_out : out std_logic;
253    intrB_out : out std_logic;
254      -- ADD USER PORTS ABOVE THIS LINE ------------------
255
256      -- DO NOT EDIT BELOW THIS LINE ---------------------
257      -- Bus protocol ports, do not add to or delete
258      Bus2IP_Clk                     : in  std_logic;
259      Bus2IP_Resetn                  : in  std_logic;
260      Bus2IP_Data                    : in  std_logic_vector(C_SLV_DWIDTH-1 downto 0);
261      Bus2IP_BE                      : in  std_logic_vector(C_SLV_DWIDTH/8-1 downto 0);
262      Bus2IP_RdCE                    : in  std_logic_vector(C_NUM_REG-1 downto 0);
263      Bus2IP_WrCE                    : in  std_logic_vector(C_NUM_REG-1 downto 0);
264      IP2Bus_Data                    : out std_logic_vector(C_SLV_DWIDTH-1 downto 0);
265      IP2Bus_RdAck                   : out std_logic;
266      IP2Bus_WrAck                   : out std_logic;
267      IP2Bus_Error                   : out std_logic
268      -- DO NOT EDIT ABOVE THIS LINE ---------------------
269    );
270  end component user_logic;
271
272begin
273
274  ------------------------------------------
275  -- instantiate axi_lite_ipif
276  ------------------------------------------
277  AXI_LITE_IPIF_I : entity axi_lite_ipif_v1_01_a.axi_lite_ipif
278    generic map
279    (
280      C_S_AXI_DATA_WIDTH             => IPIF_SLV_DWIDTH,
281      C_S_AXI_ADDR_WIDTH             => C_S_AXI_ADDR_WIDTH,
282      C_S_AXI_MIN_SIZE               => C_S_AXI_MIN_SIZE,
283      C_USE_WSTRB                    => C_USE_WSTRB,
284      C_DPHASE_TIMEOUT               => C_DPHASE_TIMEOUT,
285      C_ARD_ADDR_RANGE_ARRAY         => IPIF_ARD_ADDR_RANGE_ARRAY,
286      C_ARD_NUM_CE_ARRAY             => IPIF_ARD_NUM_CE_ARRAY,
287      C_FAMILY                       => C_FAMILY
288    )
289    port map
290    (
291      S_AXI_ACLK                     => S_AXI_ACLK,
292      S_AXI_ARESETN                  => S_AXI_ARESETN,
293      S_AXI_AWADDR                   => S_AXI_AWADDR,
294      S_AXI_AWVALID                  => S_AXI_AWVALID,
295      S_AXI_WDATA                    => S_AXI_WDATA,
296      S_AXI_WSTRB                    => S_AXI_WSTRB,
297      S_AXI_WVALID                   => S_AXI_WVALID,
298      S_AXI_BREADY                   => S_AXI_BREADY,
299      S_AXI_ARADDR                   => S_AXI_ARADDR,
300      S_AXI_ARVALID                  => S_AXI_ARVALID,
301      S_AXI_RREADY                   => S_AXI_RREADY,
302      S_AXI_ARREADY                  => S_AXI_ARREADY,
303      S_AXI_RDATA                    => S_AXI_RDATA,
304      S_AXI_RRESP                    => S_AXI_RRESP,
305      S_AXI_RVALID                   => S_AXI_RVALID,
306      S_AXI_WREADY                   => S_AXI_WREADY,
307      S_AXI_BRESP                    => S_AXI_BRESP,
308      S_AXI_BVALID                   => S_AXI_BVALID,
309      S_AXI_AWREADY                  => S_AXI_AWREADY,
310      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
311      Bus2IP_Resetn                  => ipif_Bus2IP_Resetn,
312      Bus2IP_Addr                    => ipif_Bus2IP_Addr,
313      Bus2IP_RNW                     => ipif_Bus2IP_RNW,
314      Bus2IP_BE                      => ipif_Bus2IP_BE,
315      Bus2IP_CS                      => ipif_Bus2IP_CS,
316      Bus2IP_RdCE                    => ipif_Bus2IP_RdCE,
317      Bus2IP_WrCE                    => ipif_Bus2IP_WrCE,
318      Bus2IP_Data                    => ipif_Bus2IP_Data,
319      IP2Bus_WrAck                   => ipif_IP2Bus_WrAck,
320      IP2Bus_RdAck                   => ipif_IP2Bus_RdAck,
321      IP2Bus_Error                   => ipif_IP2Bus_Error,
322      IP2Bus_Data                    => ipif_IP2Bus_Data
323    );
324
325  ------------------------------------------
326  -- instantiate User Logic
327  ------------------------------------------
328  USER_LOGIC_I : component user_logic
329    generic map
330    (
331      -- MAP USER GENERICS BELOW THIS LINE ---------------
332      --USER generics mapped here
333      -- MAP USER GENERICS ABOVE THIS LINE ---------------
334
335      C_NUM_REG                      => USER_NUM_REG,
336      C_SLV_DWIDTH                   => USER_SLV_DWIDTH
337    )
338    port map
339    (
340      -- MAP USER PORTS BELOW THIS LINE ------------------
341    intrA_out => intrA_out,
342    intrB_out => intrB_out,
343      -- MAP USER PORTS ABOVE THIS LINE ------------------
344
345      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
346      Bus2IP_Resetn                  => ipif_Bus2IP_Resetn,
347      Bus2IP_Data                    => ipif_Bus2IP_Data,
348      Bus2IP_BE                      => ipif_Bus2IP_BE,
349      Bus2IP_RdCE                    => user_Bus2IP_RdCE,
350      Bus2IP_WrCE                    => user_Bus2IP_WrCE,
351      IP2Bus_Data                    => user_IP2Bus_Data,
352      IP2Bus_RdAck                   => user_IP2Bus_RdAck,
353      IP2Bus_WrAck                   => user_IP2Bus_WrAck,
354      IP2Bus_Error                   => user_IP2Bus_Error
355    );
356
357  ------------------------------------------
358  -- connect internal signals
359  ------------------------------------------
360  ipif_IP2Bus_Data <= user_IP2Bus_Data;
361  ipif_IP2Bus_WrAck <= user_IP2Bus_WrAck;
362  ipif_IP2Bus_RdAck <= user_IP2Bus_RdAck;
363  ipif_IP2Bus_Error <= user_IP2Bus_Error;
364
365  user_Bus2IP_RdCE <= ipif_Bus2IP_RdCE(USER_NUM_REG-1 downto 0);
366  user_Bus2IP_WrCE <= ipif_Bus2IP_WrCE(USER_NUM_REG-1 downto 0);
367
368end IMP;
Note: See TracBrowser for help on using the repository browser.