source: PlatformSupport/CustomPeripherals/pcores/w3_iic_eeprom_v1_00_b/hdl/vhdl/w3_iic_eeprom.vhd

Last change on this file was 1766, checked in by murphpo, 12 years ago
File size: 23.3 KB
RevLine 
[1766]1------------------------------------------------------------------------------
2-- w3_iic_eeprom.vhd - entity/architecture pair
3------------------------------------------------------------------------------
4-- IMPORTANT:
5-- DO NOT MODIFY THIS FILE EXCEPT IN THE DESIGNATED SECTIONS.
6--
7-- SEARCH FOR --USER TO DETERMINE WHERE CHANGES ARE ALLOWED.
8--
9-- TYPICALLY, THE ONLY ACCEPTABLE CHANGES INVOLVE ADDING NEW
10-- PORTS AND GENERICS THAT GET PASSED THROUGH TO THE INSTANTIATION
11-- OF THE USER_LOGIC ENTITY.
12------------------------------------------------------------------------------
13--
14-- ***************************************************************************
15-- ** Copyright (c) 1995-2011 Xilinx, Inc.  All rights reserved.            **
16-- **                                                                       **
17-- ** Xilinx, Inc.                                                          **
18-- ** XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS"         **
19-- ** AS A COURTESY TO YOU, SOLELY FOR USE IN DEVELOPING PROGRAMS AND       **
20-- ** SOLUTIONS FOR XILINX DEVICES.  BY PROVIDING THIS DESIGN, CODE,        **
21-- ** OR INFORMATION AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE,        **
22-- ** APPLICATION OR STANDARD, XILINX IS MAKING NO REPRESENTATION           **
23-- ** THAT THIS IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT,     **
24-- ** AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE      **
25-- ** FOR YOUR IMPLEMENTATION.  XILINX EXPRESSLY DISCLAIMS ANY              **
26-- ** WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE               **
27-- ** IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR        **
28-- ** REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF       **
29-- ** INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS       **
30-- ** FOR A PARTICULAR PURPOSE.                                             **
31-- **                                                                       **
32-- ***************************************************************************
33--
34------------------------------------------------------------------------------
35-- Filename:          w3_iic_eeprom.vhd
36-- Version:           1.00.a
37-- Description:       Top level design, instantiates library components and user logic.
38-- Date:              Sun May 27 20:04:18 2012 (by Create and Import Peripheral Wizard)
39-- VHDL Standard:     VHDL'93
40------------------------------------------------------------------------------
41-- Naming Conventions:
42--   active low signals:                    "*_n"
43--   clock signals:                         "clk", "clk_div#", "clk_#x"
44--   reset signals:                         "rst", "rst_n"
45--   generics:                              "C_*"
46--   user defined types:                    "*_TYPE"
47--   state machine next state:              "*_ns"
48--   state machine current state:           "*_cs"
49--   combinatorial signals:                 "*_com"
50--   pipelined or register delay signals:   "*_d#"
51--   counter signals:                       "*cnt*"
52--   clock enable signals:                  "*_ce"
53--   internal version of output port:       "*_i"
54--   device pins:                           "*_pin"
55--   ports:                                 "- Names begin with Uppercase"
56--   processes:                             "*_PROCESS"
57--   component instantiations:              "<ENTITY_>I_<#|FUNC>"
58------------------------------------------------------------------------------
59
60library ieee;
61use ieee.std_logic_1164.all;
62use ieee.std_logic_arith.all;
63use ieee.std_logic_unsigned.all;
64
65library proc_common_v3_00_a;
66use proc_common_v3_00_a.proc_common_pkg.all;
67use proc_common_v3_00_a.ipif_pkg.all;
68
69library plbv46_slave_single_v1_01_a;
70use plbv46_slave_single_v1_01_a.plbv46_slave_single;
71
72------------------------------------------------------------------------------
73-- Entity section
74------------------------------------------------------------------------------
75-- Definition of Generics:
76--   C_BASEADDR                   -- PLBv46 slave: base address
77--   C_HIGHADDR                   -- PLBv46 slave: high address
78--   C_SPLB_AWIDTH                -- PLBv46 slave: address bus width
79--   C_SPLB_DWIDTH                -- PLBv46 slave: data bus width
80--   C_SPLB_NUM_MASTERS           -- PLBv46 slave: Number of masters
81--   C_SPLB_MID_WIDTH             -- PLBv46 slave: master ID bus width
82--   C_SPLB_NATIVE_DWIDTH         -- PLBv46 slave: internal native data bus width
83--   C_SPLB_P2P                   -- PLBv46 slave: point to point interconnect scheme
84--   C_SPLB_SUPPORT_BURSTS        -- PLBv46 slave: support bursts
85--   C_SPLB_SMALLEST_MASTER       -- PLBv46 slave: width of the smallest master
86--   C_SPLB_CLK_PERIOD_PS         -- PLBv46 slave: bus clock in picoseconds
87--   C_INCLUDE_DPHASE_TIMER       -- PLBv46 slave: Data Phase Timer configuration; 0 = exclude timer, 1 = include timer
88--   C_FAMILY                     -- Xilinx FPGA family
89--
90-- Definition of Ports:
91--   SPLB_Clk                     -- PLB main bus clock
92--   SPLB_Rst                     -- PLB main bus reset
93--   PLB_ABus                     -- PLB address bus
94--   PLB_UABus                    -- PLB upper address bus
95--   PLB_PAValid                  -- PLB primary address valid indicator
96--   PLB_SAValid                  -- PLB secondary address valid indicator
97--   PLB_rdPrim                   -- PLB secondary to primary read request indicator
98--   PLB_wrPrim                   -- PLB secondary to primary write request indicator
99--   PLB_masterID                 -- PLB current master identifier
100--   PLB_abort                    -- PLB abort request indicator
101--   PLB_busLock                  -- PLB bus lock
102--   PLB_RNW                      -- PLB read/not write
103--   PLB_BE                       -- PLB byte enables
104--   PLB_MSize                    -- PLB master data bus size
105--   PLB_size                     -- PLB transfer size
106--   PLB_type                     -- PLB transfer type
107--   PLB_lockErr                  -- PLB lock error indicator
108--   PLB_wrDBus                   -- PLB write data bus
109--   PLB_wrBurst                  -- PLB burst write transfer indicator
110--   PLB_rdBurst                  -- PLB burst read transfer indicator
111--   PLB_wrPendReq                -- PLB write pending bus request indicator
112--   PLB_rdPendReq                -- PLB read pending bus request indicator
113--   PLB_wrPendPri                -- PLB write pending request priority
114--   PLB_rdPendPri                -- PLB read pending request priority
115--   PLB_reqPri                   -- PLB current request priority
116--   PLB_TAttribute               -- PLB transfer attribute
117--   Sl_addrAck                   -- Slave address acknowledge
118--   Sl_SSize                     -- Slave data bus size
119--   Sl_wait                      -- Slave wait indicator
120--   Sl_rearbitrate               -- Slave re-arbitrate bus indicator
121--   Sl_wrDAck                    -- Slave write data acknowledge
122--   Sl_wrComp                    -- Slave write transfer complete indicator
123--   Sl_wrBTerm                   -- Slave terminate write burst transfer
124--   Sl_rdDBus                    -- Slave read data bus
125--   Sl_rdWdAddr                  -- Slave read word address
126--   Sl_rdDAck                    -- Slave read data acknowledge
127--   Sl_rdComp                    -- Slave read transfer complete indicator
128--   Sl_rdBTerm                   -- Slave terminate read burst transfer
129--   Sl_MBusy                     -- Slave busy indicator
130--   Sl_MWrErr                    -- Slave write error indicator
131--   Sl_MRdErr                    -- Slave read error indicator
132--   Sl_MIRQ                      -- Slave interrupt indicator
133------------------------------------------------------------------------------
134
135entity w3_iic_eeprom is
136  generic
137  (
138    -- ADD USER GENERICS BELOW THIS LINE ---------------
139    --USER generics added here
140    -- ADD USER GENERICS ABOVE THIS LINE ---------------
141
142    -- DO NOT EDIT BELOW THIS LINE ---------------------
143    -- Bus protocol parameters, do not add to or delete
144    C_BASEADDR                     : std_logic_vector     := X"FFFFFFFF";
145    C_HIGHADDR                     : std_logic_vector     := X"00000000";
146    C_SPLB_AWIDTH                  : integer              := 32;
147    C_SPLB_DWIDTH                  : integer              := 128;
148    C_SPLB_NUM_MASTERS             : integer              := 8;
149    C_SPLB_MID_WIDTH               : integer              := 3;
150    C_SPLB_NATIVE_DWIDTH           : integer              := 32;
151    C_SPLB_P2P                     : integer              := 0;
152    C_SPLB_SUPPORT_BURSTS          : integer              := 0;
153    C_SPLB_SMALLEST_MASTER         : integer              := 32;
154    C_SPLB_CLK_PERIOD_PS           : integer              := 10000;
155    C_INCLUDE_DPHASE_TIMER         : integer              := 0;
156    C_FAMILY                       : string               := "virtex6"
157    -- DO NOT EDIT ABOVE THIS LINE ---------------------
158  );
159  port
160  (
161    -- ADD USER PORTS BELOW THIS LINE ------------------
162    iic_scl : inout std_logic;
163    iic_sda : inout std_logic;
164    -- ADD USER PORTS ABOVE THIS LINE ------------------
165
166    -- DO NOT EDIT BELOW THIS LINE ---------------------
167    -- Bus protocol ports, do not add to or delete
168    SPLB_Clk                       : in  std_logic;
169    SPLB_Rst                       : in  std_logic;
170    PLB_ABus                       : in  std_logic_vector(0 to 31);
171    PLB_UABus                      : in  std_logic_vector(0 to 31);
172    PLB_PAValid                    : in  std_logic;
173    PLB_SAValid                    : in  std_logic;
174    PLB_rdPrim                     : in  std_logic;
175    PLB_wrPrim                     : in  std_logic;
176    PLB_masterID                   : in  std_logic_vector(0 to C_SPLB_MID_WIDTH-1);
177    PLB_abort                      : in  std_logic;
178    PLB_busLock                    : in  std_logic;
179    PLB_RNW                        : in  std_logic;
180    PLB_BE                         : in  std_logic_vector(0 to C_SPLB_DWIDTH/8-1);
181    PLB_MSize                      : in  std_logic_vector(0 to 1);
182    PLB_size                       : in  std_logic_vector(0 to 3);
183    PLB_type                       : in  std_logic_vector(0 to 2);
184    PLB_lockErr                    : in  std_logic;
185    PLB_wrDBus                     : in  std_logic_vector(0 to C_SPLB_DWIDTH-1);
186    PLB_wrBurst                    : in  std_logic;
187    PLB_rdBurst                    : in  std_logic;
188    PLB_wrPendReq                  : in  std_logic;
189    PLB_rdPendReq                  : in  std_logic;
190    PLB_wrPendPri                  : in  std_logic_vector(0 to 1);
191    PLB_rdPendPri                  : in  std_logic_vector(0 to 1);
192    PLB_reqPri                     : in  std_logic_vector(0 to 1);
193    PLB_TAttribute                 : in  std_logic_vector(0 to 15);
194    Sl_addrAck                     : out std_logic;
195    Sl_SSize                       : out std_logic_vector(0 to 1);
196    Sl_wait                        : out std_logic;
197    Sl_rearbitrate                 : out std_logic;
198    Sl_wrDAck                      : out std_logic;
199    Sl_wrComp                      : out std_logic;
200    Sl_wrBTerm                     : out std_logic;
201    Sl_rdDBus                      : out std_logic_vector(0 to C_SPLB_DWIDTH-1);
202    Sl_rdWdAddr                    : out std_logic_vector(0 to 3);
203    Sl_rdDAck                      : out std_logic;
204    Sl_rdComp                      : out std_logic;
205    Sl_rdBTerm                     : out std_logic;
206    Sl_MBusy                       : out std_logic_vector(0 to C_SPLB_NUM_MASTERS-1);
207    Sl_MWrErr                      : out std_logic_vector(0 to C_SPLB_NUM_MASTERS-1);
208    Sl_MRdErr                      : out std_logic_vector(0 to C_SPLB_NUM_MASTERS-1);
209    Sl_MIRQ                        : out std_logic_vector(0 to C_SPLB_NUM_MASTERS-1)
210    -- DO NOT EDIT ABOVE THIS LINE ---------------------
211  );
212
213  attribute MAX_FANOUT : string;
214  attribute SIGIS : string;
215
216  attribute SIGIS of SPLB_Clk      : signal is "CLK";
217  attribute SIGIS of SPLB_Rst      : signal is "RST";
218
219end entity w3_iic_eeprom;
220
221------------------------------------------------------------------------------
222-- Architecture section
223------------------------------------------------------------------------------
224
225architecture IMP of w3_iic_eeprom is
226
227  ------------------------------------------
228  -- Array of base/high address pairs for each address range
229  ------------------------------------------
230  constant ZERO_ADDR_PAD                  : std_logic_vector(0 to 31) := (others => '0');
231  constant USER_SLV_BASEADDR              : std_logic_vector     := C_BASEADDR;
232  constant USER_SLV_HIGHADDR              : std_logic_vector     := C_HIGHADDR;
233
234  constant IPIF_ARD_ADDR_RANGE_ARRAY      : SLV64_ARRAY_TYPE     := 
235    (
236      ZERO_ADDR_PAD & USER_SLV_BASEADDR,  -- user logic slave space base address
237      ZERO_ADDR_PAD & USER_SLV_HIGHADDR   -- user logic slave space high address
238    );
239
240  ------------------------------------------
241  -- Array of desired number of chip enables for each address range
242  ------------------------------------------
243  constant USER_SLV_NUM_REG               : integer              := 8;
244  constant USER_NUM_REG                   : integer              := USER_SLV_NUM_REG;
245
246  constant IPIF_ARD_NUM_CE_ARRAY          : INTEGER_ARRAY_TYPE   := 
247    (
248      0  => pad_power2(USER_SLV_NUM_REG)  -- number of ce for user logic slave space
249    );
250
251  ------------------------------------------
252  -- Ratio of bus clock to core clock (for use in dual clock systems)
253  -- 1 = ratio is 1:1
254  -- 2 = ratio is 2:1
255  ------------------------------------------
256  constant IPIF_BUS2CORE_CLK_RATIO        : integer              := 1;
257
258  ------------------------------------------
259  -- Width of the slave data bus (32 only)
260  ------------------------------------------
261  constant USER_SLV_DWIDTH                : integer              := C_SPLB_NATIVE_DWIDTH;
262
263  constant IPIF_SLV_DWIDTH                : integer              := C_SPLB_NATIVE_DWIDTH;
264
265  ------------------------------------------
266  -- Index for CS/CE
267  ------------------------------------------
268  constant USER_SLV_CS_INDEX              : integer              := 0;
269  constant USER_SLV_CE_INDEX              : integer              := calc_start_ce_index(IPIF_ARD_NUM_CE_ARRAY, USER_SLV_CS_INDEX);
270
271  constant USER_CE_INDEX                  : integer              := USER_SLV_CE_INDEX;
272
273  ------------------------------------------
274  -- IP Interconnect (IPIC) signal declarations
275  ------------------------------------------
276  signal ipif_Bus2IP_Clk                : std_logic;
277  signal ipif_Bus2IP_Reset              : std_logic;
278  signal ipif_IP2Bus_Data               : std_logic_vector(0 to IPIF_SLV_DWIDTH-1);
279  signal ipif_IP2Bus_WrAck              : std_logic;
280  signal ipif_IP2Bus_RdAck              : std_logic;
281  signal ipif_IP2Bus_Error              : std_logic;
282  signal ipif_Bus2IP_Addr               : std_logic_vector(0 to C_SPLB_AWIDTH-1);
283  signal ipif_Bus2IP_Data               : std_logic_vector(0 to IPIF_SLV_DWIDTH-1);
284  signal ipif_Bus2IP_RNW                : std_logic;
285  signal ipif_Bus2IP_BE                 : std_logic_vector(0 to IPIF_SLV_DWIDTH/8-1);
286  signal ipif_Bus2IP_CS                 : std_logic_vector(0 to ((IPIF_ARD_ADDR_RANGE_ARRAY'length)/2)-1);
287  signal ipif_Bus2IP_RdCE               : std_logic_vector(0 to calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1);
288  signal ipif_Bus2IP_WrCE               : std_logic_vector(0 to calc_num_ce(IPIF_ARD_NUM_CE_ARRAY)-1);
289  signal user_Bus2IP_RdCE               : std_logic_vector(0 to USER_NUM_REG-1);
290  signal user_Bus2IP_WrCE               : std_logic_vector(0 to USER_NUM_REG-1);
291  signal user_IP2Bus_Data               : std_logic_vector(0 to USER_SLV_DWIDTH-1);
292  signal user_IP2Bus_RdAck              : std_logic;
293  signal user_IP2Bus_WrAck              : std_logic;
294  signal user_IP2Bus_Error              : std_logic;
295
296  ------------------------------------------
297  -- Component declaration for verilog user logic
298  ------------------------------------------
299  component user_logic is
300    generic
301    (
302      -- ADD USER GENERICS BELOW THIS LINE ---------------
303      --USER generics added here
304      -- ADD USER GENERICS ABOVE THIS LINE ---------------
305
306      -- DO NOT EDIT BELOW THIS LINE ---------------------
307      -- Bus protocol parameters, do not add to or delete
308      C_SLV_DWIDTH                   : integer              := 32;
309      C_NUM_REG                      : integer              := 8
310      -- DO NOT EDIT ABOVE THIS LINE ---------------------
311    );
312    port
313    (
314      -- ADD USER PORTS BELOW THIS LINE ------------------
315    iic_scl : inout std_logic;
316    iic_sda : inout std_logic;
317      -- ADD USER PORTS ABOVE THIS LINE ------------------
318
319      -- DO NOT EDIT BELOW THIS LINE ---------------------
320      -- Bus protocol ports, do not add to or delete
321      Bus2IP_Clk                     : in  std_logic;
322      Bus2IP_Reset                   : in  std_logic;
323      Bus2IP_Data                    : in  std_logic_vector(0 to C_SLV_DWIDTH-1);
324      Bus2IP_BE                      : in  std_logic_vector(0 to C_SLV_DWIDTH/8-1);
325      Bus2IP_RdCE                    : in  std_logic_vector(0 to C_NUM_REG-1);
326      Bus2IP_WrCE                    : in  std_logic_vector(0 to C_NUM_REG-1);
327      IP2Bus_Data                    : out std_logic_vector(0 to C_SLV_DWIDTH-1);
328      IP2Bus_RdAck                   : out std_logic;
329      IP2Bus_WrAck                   : out std_logic;
330      IP2Bus_Error                   : out std_logic
331      -- DO NOT EDIT ABOVE THIS LINE ---------------------
332    );
333  end component user_logic;
334
335begin
336
337  ------------------------------------------
338  -- instantiate plbv46_slave_single
339  ------------------------------------------
340  PLBV46_SLAVE_SINGLE_I : entity plbv46_slave_single_v1_01_a.plbv46_slave_single
341    generic map
342    (
343      C_ARD_ADDR_RANGE_ARRAY         => IPIF_ARD_ADDR_RANGE_ARRAY,
344      C_ARD_NUM_CE_ARRAY             => IPIF_ARD_NUM_CE_ARRAY,
345      C_SPLB_P2P                     => C_SPLB_P2P,
346      C_BUS2CORE_CLK_RATIO           => IPIF_BUS2CORE_CLK_RATIO,
347      C_SPLB_MID_WIDTH               => C_SPLB_MID_WIDTH,
348      C_SPLB_NUM_MASTERS             => C_SPLB_NUM_MASTERS,
349      C_SPLB_AWIDTH                  => C_SPLB_AWIDTH,
350      C_SPLB_DWIDTH                  => C_SPLB_DWIDTH,
351      C_SIPIF_DWIDTH                 => IPIF_SLV_DWIDTH,
352      C_INCLUDE_DPHASE_TIMER         => C_INCLUDE_DPHASE_TIMER,
353      C_FAMILY                       => C_FAMILY
354    )
355    port map
356    (
357      SPLB_Clk                       => SPLB_Clk,
358      SPLB_Rst                       => SPLB_Rst,
359      PLB_ABus                       => PLB_ABus,
360      PLB_UABus                      => PLB_UABus,
361      PLB_PAValid                    => PLB_PAValid,
362      PLB_SAValid                    => PLB_SAValid,
363      PLB_rdPrim                     => PLB_rdPrim,
364      PLB_wrPrim                     => PLB_wrPrim,
365      PLB_masterID                   => PLB_masterID,
366      PLB_abort                      => PLB_abort,
367      PLB_busLock                    => PLB_busLock,
368      PLB_RNW                        => PLB_RNW,
369      PLB_BE                         => PLB_BE,
370      PLB_MSize                      => PLB_MSize,
371      PLB_size                       => PLB_size,
372      PLB_type                       => PLB_type,
373      PLB_lockErr                    => PLB_lockErr,
374      PLB_wrDBus                     => PLB_wrDBus,
375      PLB_wrBurst                    => PLB_wrBurst,
376      PLB_rdBurst                    => PLB_rdBurst,
377      PLB_wrPendReq                  => PLB_wrPendReq,
378      PLB_rdPendReq                  => PLB_rdPendReq,
379      PLB_wrPendPri                  => PLB_wrPendPri,
380      PLB_rdPendPri                  => PLB_rdPendPri,
381      PLB_reqPri                     => PLB_reqPri,
382      PLB_TAttribute                 => PLB_TAttribute,
383      Sl_addrAck                     => Sl_addrAck,
384      Sl_SSize                       => Sl_SSize,
385      Sl_wait                        => Sl_wait,
386      Sl_rearbitrate                 => Sl_rearbitrate,
387      Sl_wrDAck                      => Sl_wrDAck,
388      Sl_wrComp                      => Sl_wrComp,
389      Sl_wrBTerm                     => Sl_wrBTerm,
390      Sl_rdDBus                      => Sl_rdDBus,
391      Sl_rdWdAddr                    => Sl_rdWdAddr,
392      Sl_rdDAck                      => Sl_rdDAck,
393      Sl_rdComp                      => Sl_rdComp,
394      Sl_rdBTerm                     => Sl_rdBTerm,
395      Sl_MBusy                       => Sl_MBusy,
396      Sl_MWrErr                      => Sl_MWrErr,
397      Sl_MRdErr                      => Sl_MRdErr,
398      Sl_MIRQ                        => Sl_MIRQ,
399      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
400      Bus2IP_Reset                   => ipif_Bus2IP_Reset,
401      IP2Bus_Data                    => ipif_IP2Bus_Data,
402      IP2Bus_WrAck                   => ipif_IP2Bus_WrAck,
403      IP2Bus_RdAck                   => ipif_IP2Bus_RdAck,
404      IP2Bus_Error                   => ipif_IP2Bus_Error,
405      Bus2IP_Addr                    => ipif_Bus2IP_Addr,
406      Bus2IP_Data                    => ipif_Bus2IP_Data,
407      Bus2IP_RNW                     => ipif_Bus2IP_RNW,
408      Bus2IP_BE                      => ipif_Bus2IP_BE,
409      Bus2IP_CS                      => ipif_Bus2IP_CS,
410      Bus2IP_RdCE                    => ipif_Bus2IP_RdCE,
411      Bus2IP_WrCE                    => ipif_Bus2IP_WrCE
412    );
413
414  ------------------------------------------
415  -- instantiate User Logic
416  ------------------------------------------
417  USER_LOGIC_I : component user_logic
418    generic map
419    (
420      -- MAP USER GENERICS BELOW THIS LINE ---------------
421      --USER generics mapped here
422      -- MAP USER GENERICS ABOVE THIS LINE ---------------
423
424      C_SLV_DWIDTH                   => USER_SLV_DWIDTH,
425      C_NUM_REG                      => USER_NUM_REG
426    )
427    port map
428    (
429      -- MAP USER PORTS BELOW THIS LINE ------------------
430        iic_scl => iic_scl,
431        iic_sda => iic_sda,
432
433      -- MAP USER PORTS ABOVE THIS LINE ------------------
434
435      Bus2IP_Clk                     => ipif_Bus2IP_Clk,
436      Bus2IP_Reset                   => ipif_Bus2IP_Reset,
437      Bus2IP_Data                    => ipif_Bus2IP_Data,
438      Bus2IP_BE                      => ipif_Bus2IP_BE,
439      Bus2IP_RdCE                    => user_Bus2IP_RdCE,
440      Bus2IP_WrCE                    => user_Bus2IP_WrCE,
441      IP2Bus_Data                    => user_IP2Bus_Data,
442      IP2Bus_RdAck                   => user_IP2Bus_RdAck,
443      IP2Bus_WrAck                   => user_IP2Bus_WrAck,
444      IP2Bus_Error                   => user_IP2Bus_Error
445    );
446
447  ------------------------------------------
448  -- connect internal signals
449  ------------------------------------------
450  ipif_IP2Bus_Data <= user_IP2Bus_Data;
451  ipif_IP2Bus_WrAck <= user_IP2Bus_WrAck;
452  ipif_IP2Bus_RdAck <= user_IP2Bus_RdAck;
453  ipif_IP2Bus_Error <= user_IP2Bus_Error;
454
455  user_Bus2IP_RdCE <= ipif_Bus2IP_RdCE(USER_CE_INDEX to USER_CE_INDEX+USER_NUM_REG-1);
456  user_Bus2IP_WrCE <= ipif_Bus2IP_WrCE(USER_CE_INDEX to USER_CE_INDEX+USER_NUM_REG-1);
457
458end IMP;
Note: See TracBrowser for help on using the repository browser.