1 | NewProject(C:\edk_user_repository\MyProcessorIPLib\pcores\radio_controller_v1_00_a\devl\projnav\radio_controller.npl) |
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2 | SetProperty(Top-Level Module Type, HDL) |
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3 | SetProperty(Synthesis Tool, XST (VHDL/Verilog)) |
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4 | SetProperty(Simulator, ModelSim) |
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5 | SetPreference(PathType, Absolute) |
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6 | AddLibrary(radio_controller_v1_00_a, C:\edk_user_repository\MyProcessorIPLib\pcores, TRUE) |
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7 | AddSource(C:\edk_user_repository\MyProcessorIPLib\pcores\radio_controller_v1_00_a\hdl\vhdl\radio_controller.vhd, VHDL Design File) |
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8 | MoveToLibrary(C:\edk_user_repository\MyProcessorIPLib\pcores\radio_controller_v1_00_a\hdl\vhdl\radio_controller.vhd, radio_controller_v1_00_a) |
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9 | AddSource(C:\edk_user_repository\MyProcessorIPLib\pcores\radio_controller_v1_00_a\hdl\verilog\user_logic.v, Verilog Design File) |
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10 | AddLibrary(proc_common_v2_00_a, C:\EDK\\hw\XilinxProcessorIPLib\pcores, TRUE) |
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11 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\proc_common_pkg.vhd, VHDL Design File) |
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12 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\proc_common_pkg.vhd, proc_common_v2_00_a) |
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13 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\family.vhd, VHDL Design File) |
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14 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\family.vhd, proc_common_v2_00_a) |
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15 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\or_muxcy.vhd, VHDL Design File) |
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16 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\or_muxcy.vhd, proc_common_v2_00_a) |
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17 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\or_gate.vhd, VHDL Design File) |
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18 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\or_gate.vhd, proc_common_v2_00_a) |
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19 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\counter_bit.vhd, VHDL Design File) |
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20 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\counter_bit.vhd, proc_common_v2_00_a) |
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21 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\counter.vhd, VHDL Design File) |
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22 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\counter.vhd, proc_common_v2_00_a) |
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23 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\inferred_lut4.vhd, VHDL Design File) |
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24 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\inferred_lut4.vhd, proc_common_v2_00_a) |
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25 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\srl_fifo2.vhd, VHDL Design File) |
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26 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\srl_fifo2.vhd, proc_common_v2_00_a) |
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27 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_counter_bit.vhd, VHDL Design File) |
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28 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_counter_bit.vhd, proc_common_v2_00_a) |
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29 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_counter.vhd, VHDL Design File) |
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30 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_counter.vhd, proc_common_v2_00_a) |
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31 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_counter_top.vhd, VHDL Design File) |
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32 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_counter_top.vhd, proc_common_v2_00_a) |
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33 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_occ_counter.vhd, VHDL Design File) |
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34 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_occ_counter.vhd, proc_common_v2_00_a) |
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35 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_occ_counter_top.vhd, VHDL Design File) |
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36 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_occ_counter_top.vhd, proc_common_v2_00_a) |
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37 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_adder_bit.vhd, VHDL Design File) |
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38 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_adder_bit.vhd, proc_common_v2_00_a) |
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39 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_adder.vhd, VHDL Design File) |
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40 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_adder.vhd, proc_common_v2_00_a) |
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41 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_dpram_select.vhd, VHDL Design File) |
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42 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pf_dpram_select.vhd, proc_common_v2_00_a) |
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43 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\srl16_fifo.vhd, VHDL Design File) |
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44 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\srl16_fifo.vhd, proc_common_v2_00_a) |
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45 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pselect.vhd, VHDL Design File) |
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46 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\pselect.vhd, proc_common_v2_00_a) |
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47 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\valid_be.vhd, VHDL Design File) |
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48 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\valid_be.vhd, proc_common_v2_00_a) |
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49 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\ld_arith_reg.vhd, VHDL Design File) |
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50 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\ld_arith_reg.vhd, proc_common_v2_00_a) |
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51 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\mux_onehot.vhd, VHDL Design File) |
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52 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\mux_onehot.vhd, proc_common_v2_00_a) |
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53 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\down_counter.vhd, VHDL Design File) |
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54 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\down_counter.vhd, proc_common_v2_00_a) |
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55 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\ipif_pkg.vhd, VHDL Design File) |
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56 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\ipif_pkg.vhd, proc_common_v2_00_a) |
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57 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\ipif_steer.vhd, VHDL Design File) |
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58 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\ipif_steer.vhd, proc_common_v2_00_a) |
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59 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\direct_path_cntr_ai.vhd, VHDL Design File) |
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60 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\proc_common_v2_00_a\hdl\vhdl\direct_path_cntr_ai.vhd, proc_common_v2_00_a) |
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61 | AddLibrary(interrupt_control_v1_00_a, C:\EDK\\hw\XilinxProcessorIPLib\pcores, TRUE) |
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62 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\interrupt_control_v1_00_a\hdl\vhdl\interrupt_control.vhd, VHDL Design File) |
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63 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\interrupt_control_v1_00_a\hdl\vhdl\interrupt_control.vhd, interrupt_control_v1_00_a) |
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64 | AddLibrary(wrpfifo_v1_01_b, C:\EDK\\hw\XilinxProcessorIPLib\pcores, TRUE) |
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65 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\wrpfifo_v1_01_b\hdl\vhdl\pf_dly1_mux.vhd, VHDL Design File) |
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66 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\wrpfifo_v1_01_b\hdl\vhdl\pf_dly1_mux.vhd, wrpfifo_v1_01_b) |
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67 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\wrpfifo_v1_01_b\hdl\vhdl\ipif_control_wr.vhd, VHDL Design File) |
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68 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\wrpfifo_v1_01_b\hdl\vhdl\ipif_control_wr.vhd, wrpfifo_v1_01_b) |
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69 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\wrpfifo_v1_01_b\hdl\vhdl\wrpfifo_dp_cntl.vhd, VHDL Design File) |
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70 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\wrpfifo_v1_01_b\hdl\vhdl\wrpfifo_dp_cntl.vhd, wrpfifo_v1_01_b) |
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71 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\wrpfifo_v1_01_b\hdl\vhdl\wrpfifo_top.vhd, VHDL Design File) |
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72 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\wrpfifo_v1_01_b\hdl\vhdl\wrpfifo_top.vhd, wrpfifo_v1_01_b) |
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73 | AddLibrary(rdpfifo_v1_01_b, C:\EDK\\hw\XilinxProcessorIPLib\pcores, TRUE) |
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74 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\rdpfifo_v1_01_b\hdl\vhdl\ipif_control_rd.vhd, VHDL Design File) |
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75 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\rdpfifo_v1_01_b\hdl\vhdl\ipif_control_rd.vhd, rdpfifo_v1_01_b) |
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76 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\rdpfifo_v1_01_b\hdl\vhdl\rdpfifo_dp_cntl.vhd, VHDL Design File) |
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77 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\rdpfifo_v1_01_b\hdl\vhdl\rdpfifo_dp_cntl.vhd, rdpfifo_v1_01_b) |
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78 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\rdpfifo_v1_01_b\hdl\vhdl\rdpfifo_top.vhd, VHDL Design File) |
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79 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\rdpfifo_v1_01_b\hdl\vhdl\rdpfifo_top.vhd, rdpfifo_v1_01_b) |
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80 | AddLibrary(opb_ipif_v3_01_a, C:\EDK\\hw\XilinxProcessorIPLib\pcores, TRUE) |
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81 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\reset_mir.vhd, VHDL Design File) |
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82 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\reset_mir.vhd, opb_ipif_v3_01_a) |
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83 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\brst_addr_cntr.vhd, VHDL Design File) |
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84 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\brst_addr_cntr.vhd, opb_ipif_v3_01_a) |
---|
85 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\opb_flex_addr_cntr.vhd, VHDL Design File) |
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86 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\opb_flex_addr_cntr.vhd, opb_ipif_v3_01_a) |
---|
87 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\brst_addr_cntr_reg.vhd, VHDL Design File) |
---|
88 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\brst_addr_cntr_reg.vhd, opb_ipif_v3_01_a) |
---|
89 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\opb_be_gen.vhd, VHDL Design File) |
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90 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\opb_be_gen.vhd, opb_ipif_v3_01_a) |
---|
91 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\srl_fifo3.vhd, VHDL Design File) |
---|
92 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\srl_fifo3.vhd, opb_ipif_v3_01_a) |
---|
93 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\write_buffer.vhd, VHDL Design File) |
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94 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\write_buffer.vhd, opb_ipif_v3_01_a) |
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95 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\opb_bam.vhd, VHDL Design File) |
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96 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\opb_bam.vhd, opb_ipif_v3_01_a) |
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97 | AddSource(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\opb_ipif.vhd, VHDL Design File) |
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98 | MoveToLibrary(C:\EDK\\hw\XilinxProcessorIPLib\pcores\opb_ipif_v3_01_a\hdl\vhdl\opb_ipif.vhd, opb_ipif_v3_01_a) |
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99 | CloseProject() |
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